开始使用高密度脂蛋白验证器

测试和验证Verilog而且硬件描述语言(VHDL)使用HDL模拟器和FPGA板

HDL Verifier™可以让您测试和验证VHDL^®和Verilog^®fpga、asic和soc的设计。您可以使用在MATLAB中运行的测试台来验证RTL^®或仿真软件^®使用与西门子的联合仿真^®,^®或ModelSim^®,节奏^®Xcelium™和Xilinx^®Vivado^®模拟器。您可以将这些相同的测试工作台与FPGA开发板一起重用，以验证硬件实现。

HDL Verifier为RTL测试台和完整的通用验证方法(UVM)环境生成SystemVerilog验证模型。这些模型在Questa、Xcelium和Vivado模拟器以及Synopsys中本机运行^®VCS通过SystemVerilog直接编程接口(DPI)。

HDL Verifier提供了在Xilinx、Intel上调试和测试实现的工具^®,微芯片从MATLAB董事会。您可以在设计中插入探针，设置触发条件，将内部信号上传到MATLAB中进行可视化和分析。

安装和配置

支持EDA工具和硬件

教程

高密度脂蛋白Cosimulation

用MATLAB测试台架验证HDL模块
建立并运行ModelSim和MATLAB测试台架会话。
用Simulink测试台架验证HDL模块
建立一个HDL Verifier会话，使用Simulink验证一个简单的VHDL模型。

HDL代码导入

MATLAB系统对象的协同仿真向导
使用协同仿真向导设置一个HDL验证器™应用程序。
用Simulink验证凸起余弦滤波器设计
提供如何使用协同仿真向导为协同仿真创建Simulink模型的说明。

TLM组件代

开始使用TLM生成器
本示例展示了如何配置Simulink®模型，以使用Simulink Coder™或Embedded Coder®的tlmgenerator目标生成SystemC™/TLM组件。

FPGA-in-the-Loop (FIL)

用fpga在环验证PID控制器的HDL实现
这个例子向您展示了如何使用HDL Verifier™设置一个fpga -in- loop (FIL)应用程序。
使用fpga在环验证数字上转换器
本例向您展示了如何使用fpga在环仿真验证Filter design HDL Coder™生成的数字上转换器设计。

用HDL工作流顾问验证生成的HDL代码高密度脂蛋白编码器许可)

为生成的HDL代码选择一个测试台架(高密度脂蛋白编码器)
选择生成的测试台架。
生成测试台架和启用代码覆盖使用HDL工作流顾问(高密度脂蛋白编码器)
使用HDL工作流顾问为生成的HDL代码生成测试台架和代码覆盖。

设计验证的自动化

高密度脂蛋白Cosimulation
HDL Verifier软件由MATLAB函数、MATLAB System对象™和Simulink块库组成，所有这些都建立了HDL模拟器和MATLAB或Simulink之间的通信链接。
FPGA验证
HDL Verifier与Simulink或MATLAB、HDL Coder™和支持的FPGA开发环境一起工作，准备自动生成的HDL代码以在FPGA中实现。
TLM组件代
HDL Verifier允许您创建可以在任何与osci兼容的TLM 2.0环境中执行的SystemC事务级模型(TLM)，包括商业虚拟平台。
SystemVerilog DPI组件生成
HDL验证器工作与仿真软件编码器™或MATLAB编码器通过直接编程接口(DPI)将子系统导出为SystemVerilog组件中生成的C代码。