HDL Verifier™可以让您测试和验证VHDL^®和Verilog^®fpga、asic和soc的设计。您可以使用在MATLAB中运行的测试台来验证RTL^®或仿真软件^®使用与西门子的联合仿真^®,^®或ModelSim^®,节奏^®Xcelium™和Xilinx^®Vivado^®模拟器。您可以将这些相同的测试工作台与FPGA开发板一起重用，以验证硬件实现。

HDL Verifier为RTL测试台和完整的通用验证方法(UVM)环境生成SystemVerilog验证模型。这些模型在Questa、Xcelium和Vivado模拟器以及Synopsys中本机运行^®VCS通过SystemVerilog直接编程接口(DPI)。

HDL Verifier提供了在Xilinx、Intel上调试和测试实现的工具^®,微芯片从MATLAB董事会。您可以在设计中插入探针，设置触发条件，将内部信号上传到MATLAB中进行可视化和分析。