生成IP核和比特流
生成HDL IP核和位流，包含部署在独立FPGA板上的HDL代码，Speedgoat®I/O模块，Xilinx®Zynq®-7000平台，英特尔®SoC设备或微芯片SoC设备
IP核是一个可共享和可重用的HDL组件，它实现了特定的功能，通常是一种算法。IP核由IP核定义文件、为算法生成的HDL代码、包含寄存器地址映射的C头文件和IP核报告组成。
通过使用IP核生成HDL Coder™可以生成一个IP核，其中包含HDL源代码和C头文件，用于将IP核集成到您的Vivado中®Qsys或Libero®项目，然后对目标硬件进行编程。您可以根据目标平台将IP核集成到默认或自定义参考设计中，并生成要部署到FPGA硬件上的位流。输入是在Simulink中设计的IP核®模型或MATLAB®函数。输出是由HDL编码器从IP核生成的位流。
有关工作流的详细信息，请参见FPGA和SoC硬件概述．
类
hdlcoder。WorkflowConfig |
配置HDL代码生成和部署工作流 |
主题
IP核生成
- 自定义IP核生成
使用HDL Workflow Advisor从模型或算法生成一个自定义IP核。 - 自定义IP核报表
在生成自定义IP核时，默认情况下会生成HTML自定义IP核报告。 - 多速率IP核生成
学习使用IP核生成工作流的多个采样率的各种示例设计。 - 利用Simulink模型生成与板无关的HDL IP核
当您打开HDL Workflow Advisor并运行IP核生成对于您的Simulink模型，您可以指定一个通用的Xilinx平台、通用的Intel平台或通用的工作流微芯片平台。 - 用MATLAB算法生成板无关IP核
基于MATLAB的独立板IP核生成。 - 使用多个AXI4- stream和AXI4主接口生成HDL IP核
了解如何将DUT端口映射到多个AXI4- stream、AXI4- stream Video和AXI4 Master接口。 - 全局复位信号到IP核时钟域的同步
了解HDL编码器如何自动插入逻辑同步全局复位信号到IP核时钟域。
Xilinx Zynq参考设计
- 默认系统参考设计(Xilinx Zynq平台HDL编码器支持包)
了解默认系统参考设计和使用参考设计。 - 默认系统与AXI4-Stream接口参考设计(Xilinx Zynq平台HDL编码器支持包)
了解如何使用带有AXI4-Stream接口参考设计的默认系统及其需求。 - 默认视频系统参考设计(Xilinx Zynq平台HDL编码器支持包)
了解默认的视频系统参考设计及其要求。 - 默认系统与外部DDR内存访问参考设计(Xilinx Zynq平台HDL编码器支持包)
了解默认系统与外部DDR3内存访问参考设计及其要求。
英特尔SoC参考设计
- 默认系统参考设计(用于Intel SoC设备的HDL编码器支持包)
了解默认系统参考设计和使用参考设计。 - 默认系统与外部DDR4内存访问参考设计(用于Intel SoC设备的HDL编码器支持包)
了解默认系统与外部DDR3内存访问参考设计及其要求。
微芯片SoC参考设计
- 默认系统参考设计(用于微芯片FPGA和SoC器件的HDL编码器支持包)
了解默认系统参考设计和使用参考设计。
参考设计集成
- 用于更快参考设计综合的IP缓存
使用IP缓存通过使用脱离上下文的工作流来加快参考设计综合时间。 - 解决IP核生成和Simulink实时FPGA I/O工作流程中的定时故障
解决IP核生成工作流或Simulink实时FPGA I/O工作流中的Build FPGA Bitstream步骤中的定时故障。
特色的例子
您也可以从以下列表中选择一个网站: