运行并验证IP核

在目标FPGA设备上对生成的IP核进行原型、模拟和验证

在目标硬件上运行并验证从IP核设计生成的比特流。输入是为设备的FPGA部分生成的位流。输出是在目标FPGA上运行的经过模拟和验证的设计。有关工作流的更多详细信息，请参见FPGA和SoC硬件概述．

在目标硬件上运行和验证IP核工作流程

对象

`fpga`	访问目标FPGA或SoC设备MATLAB
`hdlcoder。DUTPort`	DUT端口高密度脂蛋白编码器生成的IP核，保存为对象数组
`xilinxsoc`	连接到处理器已打开赛灵思公司SoC董事会
`intelsoc`	连接到处理器已打开英特尔SoC董事会

`addAXI4SlaveInterface`	使用AXI4或AXI4- lite接口向IP核写入数据或从IP核读取数据
`addAXI4StreamInterface`	使用AXI4-Stream接口向IP核写入数据或从IP核读取数据
`mapPort`	将DUT端口映射到HDL IP核中指定的AXI4接口
`writePort`	从MATLAB将数据写入DUT端口
`readPort`	读取输出数据并将其与端口数据类型和维度一起返回
`释放`	释放与fpga对象关联的硬件资源
`系统`	运行命令LinuxSoC板外壳
`getFile`	从SoC板传输文件到主机
`putFile`	从主机传输文件到SoC板
`deleteFile`	删除SoC板上的文件
`dir`	列出SoC板上的目录内容
`programFPGA`	从SoC板上的处理器对FPGA进行编程，设置相应的设备树

程序目标FPGA板或SoC设备
如何为目标Intel或Xilinx硬件编程。
生成主机接口脚本探测和快速原型HDL IP核
生成与HDL IP核通信的主机接口脚本，并执行快速原型。
创建主机接口脚本控制和快速原型HDL IP核
通过配置接口和端口映射信息来创建和编写一个主机接口脚本，以控制HDL IP核。
使用JTAG AXI Manager控制HDL编码器生成的IP核
这个例子展示了如何指定将HDL Verifier™AXI Manager IP自动插入到参考设计中。
使用回读方法检查AXI4从寄存器的写入值
本示例描述了在设计中读取AXI4从输入寄存器的不同技术。
利用FPGA数据捕获调试IP核
这个例子展示了如何调试您在HDL Coder™中生成的IP核，只使用FPGA Data Capture，同时使用AXI Manager和FPGA Data Capture。
用HDL编码器建模和调试测试点信号
该示例演示如何向模型中的信号添加测试点，并在生成的HDL代码中调试这些信号。