自定义IP核生成
使用HDL Workflow Advisor,您可以从模型或算法生成自定义IP核。生成的IP核具有可共享性和可重用性。您可以将其添加到嵌入式系统集成环境(如Intel)中,从而将其集成到更大的设计中®转换频率,Xilinx®EDK,或Xilinx IP Integrator。
要了解如何生成自定义IP核,请参见:
自定义IP核心架构
可以通过以下方式生成IP核:
使用AXI4或AXI4- lite接口。
具有AXI4或AXI4- lite接口和AXI4- stream Video接口。
没有任何AXI4或AXI4- lite接口。要了解更多,请参见从Simulink模型中生成独立于板的HDL IP核.
算法来自MATLAB和Simulink块代表你的DUT。HDL Coder™根据您的目标平台接口设置和处理器或FPGA同步模式生成其余的IP核。
目标平台的接口
你可以将DUT中的每个端口映射到IP核中的一个目标平台接口:
AXI4-Lite:使用此接口访问控制寄存器或进行轻量级数据传输。HDL Coder生成内存映射寄存器并为端口分配地址偏移量。
AXI4:使用此接口连接到支持突发数据传输的组件。HDL Coder生成内存映射寄存器并为端口分配地址偏移量。在生成的HDL IP核中,可以使用AXI4或AXI4- lite接口,但不能同时使用两个接口。
AXI4-Stream Video:使用此接口发送或接收32位标量视频数据流。
外部端口:使用外部端口连接FPGA外部IO引脚或其他有外部端口的IP核。
FPGA数据捕获:当您的设计在FPGA上运行时,通过JTAG或以太网接口使用FPGA数据捕获来观察测试点信号和DUT输出端口上的信号。有关将内部信号标记为测试点的示例,请参见利用FPGA数据捕获调试IP核.有关捕获数据的更多信息,请参见数据采集流程(高密度脂蛋白校验).
请注意
要使用此接口,必须下载FPGA板的硬件支持包。看到下载FPGA板支持包(高密度脂蛋白校验).
要了解更多关于AXI4、AXI4- lite和AXI4- stream视频协议的信息,请参考目标硬件文档。
处理器和FPGA同步
HDL Coder根据您选择的处理器和FPGA同步模式在IP核中生成同步逻辑。
在生成自定义IP核时,可以使用以下处理器和FPGA同步选项:
自由奔跑
(默认)Coprocessing——阻塞
要了解更多,请参见处理器和FPGA同步.
自定义IP核生成文件
生成自定义IP核后,IP核文件位于ipcore
文件夹中的。在HDL Workflow Advisor中,您可以在IP核心的文件夹场的HDL代码生成>生成RTL代码和IP核的任务。
IP core文件夹包含:
IP核定义文件。
HDL源文件(
.vhd
或.v
).带有寄存器地址映射的C头文件。
(可选)一个HTML报告,说明如何在嵌入式系统项目中使用核心和集成IP核心。
当你使用多循环路径约束来满足时序要求时,HDL Coder会生成XDC格式的约束文件(
.xdc
)用于Xilinx工作流程和SDC格式(.sdc
)为英特尔工作流程。
限制
IP核生成工作流不支持:
内存架构设置为
没有时钟的通用RAM
.为IP核和AXI接口使用不同的时钟。的
IPCore_Clk
而且AXILite_ACLK
必须是同步的,且连接同一个时钟源。的IPCore_RESETN
而且AXILite_ARESETN
必须连接到同一个复位源。看到全局复位信号同步到IP核时钟域.