MATLAB para diseño y la verificación de producción de FPGA, ASIC y SoC

完美算法与架构的硬件一般código y模型的verificación con MATLAB y Simulink

FPGA的所有参与者，ASIC的SoC的所有合作伙伴的决定的决策的秘密的clononononnivel de abstracción，是luego的一般código和模型的一个秘密的implementación。

MATLAB监狱®y仿真软件®,您可以:

  • 模拟各种各样的建筑模型
  • 完美算法para la implementación con un enforque自上而下
  • 汇聚la cuantificación en punto fijo
  • 通用RTL y código C integrado con calidad de producción
  • 通用模型verificación para uso en entornos de simulación数字analógica
  • certificación seguridad功能性的

" Simulink贡献了一个la comunicación entre los arquitectos de sistemas y los diseñadores de硬件。我们的想法是diseños。Con Simulink y HDL Coder, podemos centrarnos más en desarrollar algoriitmos y perfeccionar el diseño a través de la simulación que en comprobar las reglas de codificación y la sintaxis VHDL。”

Marcel van Bakel飞利浦医疗

建筑de SoC diseño自上而下

有很多的工程师，有很多的工程师，有很多的工程师senales mixtas / analogicas我们的数字，对建筑的探索，对联合国的展望，abstracción。这是我的使命，我的装备，我的装备，我的装备，我的装备，我的战略，partición我的装备，我的完美，我的装备，我的细节，implementación我的故事，我的硬件，我的故事，我的硬件，我的cuantificación。Más de 300 bloques soportan la generación de código HDL，包括生存论的bloques IP硬件的producción probada。

从上到下的过程，整个过程más模型，细节，细节simulación这是一个系统的背景，解决问题的过程。Con estestproceso, puede crear y gestionar conjuntos de casos de prueba en el niel de sistema y medier la cobertura del modelo, de manera que pueda confiar en que su implementación será正确的。

建筑de SoC diseño自上而下

探索los trade de la implementación en alto nivel, verificando cada paso de ajuste respecto de la última versión correcta conocida。

Mas给

探索或含

Generación de un modelo de verificación

DPI o UVM de SystemVerilog para acelerar la creación de entornos de verificación。

Generación de un modelo de verificación

通用模型对加速la creación de entornos de verificación RTL直接使用MATLAB的功能和MATLAB的模型和Simulink的兼容程序generación de código C. esta forma, se asegura de捕获con precisión el comportamento de alto nivel delos estímulos y modelos de referencia para la simulación RTL。Si el diseño de alto nivel cambia, puede volver a general los modelos。

Estos components de verificación utizan la interfaz直接编程接口(DPI) de SystemVerilog, de manera que puede utizarlos en cualquier simulador compatible con SystemVerilog。También puede general un componente de通用验证方法(UVM)Simulink si su entorno de verificación RTL utilza UVM。

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Generación de código de producción

Los procesos de diseño存在suelen介绍性错误en Los procesos manuales de redacción de documents de especificación y codificación basada en ese document to。Una vez que haya realizado la verificación en el nivel de sistema con MATLAB y Simulink, puede generar códigos C y HDL直接的一个parr delos modelos de implementación verificados。

El código HDL generado es易读的，独立的平台的命运，这是一件很好的事情。codificación y opciones de estructura, así comoOptimizaciones de velocidad， como la inserción de tareas en cadena, y优化aciones de área， como el intercambio de recursos。我爱你，我爱你síntesis我爱你®e英特尔®pueden ejecutarse automáticamente desde el menú de generación de código, también puede generar scripts para que ejecuten cualquier herramienta de síntesis FPGA o ASIC。

Generación de código de producción

Código HDL可读，包括los comentarios del modelo, con trzabilidad en el nivel de línea entre el código y el modelo。

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Seguridad funcional

Comprobación de contr办公厅los estándares de modelado DO-254 de unexistema de硬件。

Seguridad funcional

Si su proyecto debe cumplir con un estándar de seguridad功能性的，puede puede实用的los flujos de trabajo para el desarrollo de FPGA, ASIC的系统包含了所有的套件做- 254，ISO 26262yIEC 61508．Estos flujos de trabajo incluyen la ejecución de Model Advisor con comprobacacones集成，para garantizar que su modelo cumpla con los requisto del estándar通讯员。

Los códigos C y HDL generados son legibles y se pueden trzar hasta el modelo y Los requisitos para facilar la revisión del código。我们有不同的方法técnicas，我们有不同的方法，我们有不同的方法，我们有不同的方法，我们有不同的方法，我们有不同的方法。

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