深度学习HDL工具箱™在FPGA和SoC中实现了深度学习。ofres flujos de bits prediseñados para ejecutar diversas redes de deep learning en posivos FPGA y SoC soportados de Xilinx®e英特尔®．Las herramientas de análisis y estimación permiten personalizar una red de深度学习中间体la exploración de tradeoffs de diseño, rendimiento y utilización de recursos。
深度学习HDL工具箱permite personizar la implementación en硬件de su red de深度学习y general código Verilog®y硬件描述语言(VHDL)®portátil y sintetizable para despliegue en cualquier FPGA (con HDL Coder™y Simulink®）.
Mas给:
Compilacion y despliegue
编译深度学习与深度学习导师的合作deberá ejecutar。真实的，我们的思想，我们的思想，我们的思想predicción我们的思想，我们的思想métricas我们的思想，我们的思想。
Compilación y despliegue de una red YOLO v2。
Introducción a las secuencias de bits prediseñadas
原型su red sin programación de FPGA利用los flujos de bits disponibles para kits de desarrollo de FPGA de uso惯常。
Creación de una red para su despliegue
Comience utilitzdo深度学习工具箱para diseñar，综合分析su de深度学习para领域故事detección o clasificación de对象。También puede empezar important do una red o capas entrenadas desde otros marcos de trabajo。
Despliegue de la red en la FPGA
你是我的敌人，你是我的敌人部署para program la FPGA con el processor de deep learning junto con interfaz de Ethernet and JTAG。A continuación，英勇无畏编译一般的，联合的，指示的，必须的，重新编程的，FPGA。
利用MATLAB对配置的位置和界面，编译la red y desplegarla en la FPGA。
Ejecución de推理巴萨达en FPGA como partte de su aplicación de MATLAB
弹出toda su aplicación en MATLAB®，包括el banco de pruebas, los algoriitmos de pre - procesamiento和post - procesamiento，以及la推理de deep learning basada en FPGA。unsolo comando de MATLAB，预测，在FPGA中实现推理和推导结果área MATLAB。
Ejecución深度学习MATLAB实现推理FPGA。
Análisis la inferencia de FPGA
这就是我们的未来，我们的未来，我们的未来，我们的未来，我们的未来，我们的未来，我们的未来。
Análisis de la推理de una red de深度学习en una FPGA desde MATLAB。
Ajuste del diseño de las redes
Usando las métricas de análisis, ajuste la configuración de su red con深度学习工具箱。Por ejemplo，利用深度网络设计器解决新问题。
Cuantización de深度学习
Reduzca la utilización de recursos cuantizado su red de deep learning en una representación de punto fijo。分析los权衡入口precisión y utilización de recursos con el paquete de模型量化库。
Configuración personalizada del procesador de深度学习
特别的硬件架构，硬件实现和深度学习的程序，故事，número，子程序，并行，和，tamaño máximo, una capa。
Generación de RTL sintetizable
使用HDL Coder对一般RTL可烧结的深度学习的程序的程序，对su - en diversos flujos trabajo y disposivos de implementación。知识分子深度学习的先驱者，先驱者producción。
Generación de RTL sintetizable desde el procesador de深度学习。
Generación de núcleos IP para realizar la integración
宽do HDL Coder genera RTL desde el procador de深度学习，también genera un núcleo IP con接口AXI estándar para la integración en su diseño de referencia de SoC。
Tabla de interfaz de la platform de hardware que muestra la asignación entre las E/S y las interfaces AXI。
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