FPGA芯片芯片

模型，验证程序算法的配置微芯片

专家工程师硬件应用MATLAB^®y仿真软件^®para desarrollar aplicaciones de producción y prototipado para la implementación en dispositivos FPGA y SoC de Microchip^®．

Con MATLAB Simulink, puede:

建筑硬件模型
编程FPGA sin necesidad de escribir código
Simular depurar FPGA con herramientas de MATLAB y Simulink
实现el diseño de SoC y FPGA para producción

“Como ingeniero de sistema mecatrónicos，我的经验是系统控制和模型的中心，没有FPGA。Con el diseño basado en modelos, puedo approvechar mi经验和conocimentos清醒的控制和系统控制的完整的领域que suelen realizar los ingenieros de FPGA和así ayudarles a reducir la carga de trabajo "。
Rob Reilink, DEMCON

Uso de MATLAB con FPGA和芯片

Implementación de algoritmos en FPGA de Microsemi con MATLAB y Simulink

3T desarrolla un sistema de frenado de emergency robotizado con diseño basado en modelos

Modelado para la programación de FPGA

基于MATLAB和Simulink的协议架构和硬件算法。包括la cuantificación en punto fijo, que permite utilizar los recursos de forma más efficient, y la generación de código en punto flotante native, para poderprogramar FPGACon más facilidad。换算公式和参考算法，对类似的调整公式。

HDL Coder™属VHDL o Verilog sinintetizable directamente desde bloques de función de Simulink y MATLAB兼容性con HDL para aplicaciones tales como进程señales，comunicaciones inalambricas，权力控制系统y进程de imágenes y vídeos．

Mas给

Explorar或含

HDL工作流顾问(Asesor de flujo de trabajo de HDL)

Programación de FPGA y SoC de Microchip

HDL编码器比例的必要的代码para编程FPGA SoC直接desde Simulink sin必要的de描述código HDL。Desde HDL编码器，puede优化一般VHDL^®o Verilog^®sinintetizable junto con接口AXI para la conexión a unsoc。A partir de ahí， puede llamar嵌入式编码器^®para generar código C/ c++ para programar el software que se ejuta en el processor integrado。

Con HDL编码器，puede特定的FPGA芯片组合配置的命运。Puede crear automáticamente un proyecto de SoC设计套件de Libero^®，实现una síntesis y弹射地点和路线。

Mas给

Implementación de algoritmos en FPGA de Microsemi(20:05)

Explorar或含

Depuración y simulación de FPGA

HDL验证器™reutilitza los entornos de prueba de MATLAB y Simulink对验证el diseño de FPGA。

Mediante la cosimulación, puede ejutar automáticamente el banco de pruebas de MATLAB o Simulink conectado con un diseño en Verilog o VHDL que se ejecuta en simulador de Mentor Graphics o Cadence Design Systems。

拉simulacion FPGA-in-the-loopconecta el banco de pruebas de MATLAB o Simulink conplacas FPGA de Microchip兼容través de以太网。

Luego puede probar el diseño implementado en el banco de pruebas de MATLAB o Simulink。

Mas给

Explorar或含

Diseño de SoC y FPGA para producción

Expertos e ingenieros de硬件利用MATLAB和Simulink para colaborar el diseño de SoC y FPGA para producción de aplicacionesinalambricas，进程imágenes y vídeos，控制系统y势能，y“应用与分割”．

Las optimizaciones de síntesis de alto nivel de HDL编码器贡献一个令人满意的los目标diseño a la vez que se mantiene la trazabilidad entre el RTL generado, el modelo y los requistos, lo que es importante en los flujos de trabajo de alta integrad tales como做- 254．Junto con VHDL y Verilog可烧结，HDL编码器属干扰素有IPque conectan fácilmente con Libero para la integración de sistema。HDL验证genera modelos de verificación que贡献一个加速el desarrollo de pruebas银行。