独立FPGA板

在Intel上生成和部署HDL代码^®或Xilinx^®董事会

若要将设计部署到独立的Intel或Xilinx FPGA板上，必须安装用于Intel FPGA板的HDL Coder™支持包或者是Xilinx FPGA板的HDL编码器支持包分别。有关安装信息，请参见HDL编码器支持的硬件．

类

`hdlcoder。董事会`	单板注册对象，描述SoC自定义单板
`hdlcoder。ReferenceDesign`	参考设计注册对象，描述SoC参考设计
`hdlcoder。WorkflowConfig`	配置HDL代码生成和部署工作流

功能

全部展开

出口参考设计

socExportReferenceDesign 导出自定义参考设计HDL工作流顾问

添加接口

`addExternalIOInterface`	为板对象定义外部IO接口
`addExternalPortInterface`	为板对象定义外部端口接口
`addInternalIOInterface`	添加并定义生成的IP核与现有IP核之间的内部IO接口
`addAXI4MasterInterface`	添加和定义AXI4主接口
`addAXI4SlaveInterface`	添加和定义AXI4从接口
`addAXI4StreamInterface`	添加AXI4-Stream接口
`addAXI4StreamVideoInterface`	增加AXI4-Stream视频接口
`addClockInterface`	添加时钟和复位接口

板与参考设计

`addCustomEDKDesign`	指定赛灵思公司EDK MHS项目文件
`addCustomQsysDesign`	指定阿尔特拉Qsys项目文件
`addCustomVivadoDesign`	指定赛灵思公司Vivado导出块设计Tcl文件
`addIPRepository`	在自定义参考设计中包括IP存储库文件夹中的IP模块
`addParameter`	为参考设计添加和定义自定义参数
`validateReferenceDesign`	检查参考设计对象中的属性值
`validateBoard`	检查板对象中的属性值

主题

IP核生成

AXI4从接口生成的模型设计
如何为AXI4或AXI4- lite接口设计模型，用于标量、向量端口、总线数据类型和回读值。
AXI4-Stream接口生成的模型设计
如何设计用于AXI4-Stream矢量或标量接口生成的模型。
AXI4-Stream视频接口生成模型设计
如何设计使用axi4流视频接口的IP核生成模型。
AXI4主界面生成的模型设计
对AXI4主协议的描述，以及如何使用AXI4-Master接口设计用于IP核生成的模型。
独立FPGA设备的IP核生成工作流
了解如何使用独立FPGA设备的IP核生成工作流，并将IP核嵌入到参考设计中。

程序Xilinx和英特尔板

程序目标FPGA板或SoC设备
如何为目标Intel或Xilinx硬件编程。
从Simulink中独立编程Xilinx FPGA开发板(Xilinx FPGA板的HDL编码器支持包)
这个例子展示了如何使用FPGA Turnkey工作流来针对Xilinx FPGA开发板进行合成。
从Simulink中独立编程Altera FPGA开发板(用于Intel FPGA板的HDL编码器支持包)
这个例子展示了如何瞄准Altera^®FPGA开发板合成使用FPGA交钥匙工作流。
从MATLAB编写独立的Xilinx FPGA开发板(Xilinx FPGA板的HDL编码器支持包)
FPGA交钥匙工作流部署到独立的FPGA硬件。
程序独立Altera FPGA开发板从MATLAB(用于Intel FPGA板的HDL编码器支持包)
FPGA交钥匙工作流部署到独立的FPGA硬件。

故障排除

解决IP核生成和Simulink实时FPGA I/O工作流中的时序故障

解决基于vivado板的IP核生成工作流或Simulink实时FPGA I/O工作流的构建FPGA比特流步骤中的计时故障。

特色的例子

使用MicroBlaze处理器的IP核生成工作流:Xilinx Kintex-7 KC705

使用HDL Coder™IP核心生成工作流来开发Xilinx®部件的参考设计，没有嵌入式ARM®处理器，但仍然使用HDL Coder生成的AXI接口来控制DUT。具体来说，本例将使用Xilinx Kintex-7 KC705板和MicroBlaze™软处理器，在参考设计中运行基于LightWeightIP (lwIP)的TCP/IP固件服务器，从连接的网络上的任何地方访问HDL Coder生成的DUT寄存器。此外，这个示例还将强调从实现为多个标量端口的寄存器集合访问数据与实现为单个向量端口的寄存器集合访问数据之间的区别。

打开脚本

使用IP核生成工作流在Xilinx纯FPGA板上访问DUT寄存器

使用HDL Coder™IP核心生成工作流来开发Xilinx®部件的参考设计，这些部件不使用嵌入式ARM®处理器，但仍然使用HDL Coder生成的AXI接口来控制被测设计(DUT)。本例使用HDL Verifier™AXI Manager IP访问从MATLAB®生成的HDL Coder DUT寄存器。或者，您可以使用Xilinx JTAG AXI Master通过编写Tcl命令使用Vivado®Tcl控制台访问DUT寄存器。对于Xilinx JTAG AXI Master，必须创建自定义参考设计。FPGA设计在Xilinx Kintex®-7 KC705板上实现。