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设计多像素逐时钟FPGA应用程序
并行处理每个时钟的多个像素使FPGA和ASIC硬件能够处理4k、8k或高帧率视频流。Vision HDL Toolbox™本机支持每时钟多像素处理。它的帧到像素和像素到帧网关块提供了简单的设置,可以将设计的输入和输出从一个像素一次切换到4或8个并行,它的内置块,如图像过滤和边缘检测本机支持这种模式。
为了开发自定义的每个时钟多像素算法,Vision HDL Toolbox中的行缓冲区块存储足够的行来形成您指定的邻域大小,并每次输出列和控制信号为1、4或8像素。
所显示的设计是示例的自定义实现这个视频它使用内置块。它展示了如何使用线缓冲区创建四个并行邻域窗口,由定制设计的图像过滤器和边缘检测器处理。并行窗口有很大的重叠,因此设计的架构是共享这些硬件资源。最后,本文讨论了硬件微架构注意事项,例如寄存器管道插入,以及在满足延迟需求的同时减少乘数使用的方法。
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