HDL Coder™通过生成可移植、可合成的Verilog实现fpga、soc和asic的高级设计^®和硬件描述语言(VHDL)^®从MATLAB代码^®函数,仿真软件^®模型和Stateflow^®图表。您可以使用生成的HDL代码进行FPGA编程、ASIC原型设计和生产设计。

HDL Coder包括一个工作流顾问，它可以在Xilinx上自动生成原型化生成的代码^®,英特尔^®和Microchip板，并为ASIC和FPGA工作流生成IP核。您可以优化速度和面积，突出显示关键路径，并在合成之前生成资源利用率估计。HDL Coder提供了Simulink模型和生成的Verilog和VHDL代码之间的可跟踪性，支持遵循DO-254和其他标准的高完整性应用程序的代码验证。