Vision HDL Toolbox™为fpga和asic上的视觉系统的设计和实现提供了像素流算法。它提供了一个支持多种接口类型、帧大小和帧速率的设计框架。工具箱中的图像处理、视频和计算机视觉算法使用适合于HDL实现的体系结构。
工具箱算法设计用于在VHDL中生成可读、可合成的代码®和Verilog®(高密度脂蛋白编码器™)。生成的HDL代码经过fpga验证，可用于高达8k分辨率的帧大小和高帧率(HFR)视频。
工具箱功能可通过MATLAB获得®函数、系统对象™和Simulink®块。
开始:
硬件加速的视觉处理
建模和模拟视觉处理算法的有效硬件实现，如转换、过滤、形态学和统计。然后使用HDL Coder生成可合成的VHDL或Verilog RTL。
HDL-ready Edge Detector块及其可配置参数。
处理每个时钟的多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧率视频。底层硬件实现将自动更新，以支持具有指定并行性的模拟和代码生成。
指定并行处理最多8个像素。
内置硬件数据管理
使用Vision HDL Toolbox块自动管理流输入数据，如控制信号、感兴趣区域(ROI)窗口和行缓冲区。使用HDL Coder生成VHDL或Verilog RTL用于您建模和模拟的控制功能。
自动缓冲行以创建用于边缘检测的ROI窗口。
帧到像素块，用于将图像帧转换为像素流，并带有用于硬件处理的控制信号。
使用基于框架的算法验证流媒体硬件实现。
HDL和FPGA协同仿真
使用高密度脂蛋白校验™通过RTL仿真或在连接到MATLAB或Simulink测试环境的FPGA开发套件上验证硬件子系统。
HDL Verifier支持使用Xilinx, Intel和Microsemi FPGA板的FPGA在环验证。
带有实时视频输入的原型平台
通过下载视觉处理应用程序的原型Xilinx的Vision HDL工具箱支持包®Zynq®的硬件使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现中生成代码。
您的设计原型FPGA硬件与现实世界的视频输入。
生产部署
使用HDL Coder从您的硬件子系统模型生成高质量的、目标独立的RTL和AXI接口。
生成带有SoC互连接口的代码。
FPGA的视觉处理
观看这个五部分的系列视频，介绍了针对fpga的原型和生产的视觉应用的关键概念和工作流程。
产品资源:
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