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使用HDL编码器优化加速设计空间探索
在这次网络研讨会中,您将学习如何利用HDL Coder探索设计选择调整到特定的速度和区域限制。使用HDL Coder,您可以调用几个优化特性,允许您共享硬件资源以减少面积占用,以及允许您流水线设计以提高设计的时钟频率的特性。
MathWorks工程师将演示对HDL Coder的最新增强,它支持迭代工作流,在从Simulink模型、MATLAB代码和状态流图生成可合成的Verilog和VHDL时探索速度/区域设计空间。
我们将讨论以下主题:
- 区域的优化
- 基本区域优化工作流程
- 资源共享的Simulink块和MATLAB代码
- RAM映射:将MATLAB矩阵映射到FPGA块RAM
- 循环流:MATLAB for循环和矩阵运算的高效实现
- 速度优化
- 基本速度优化工作流程
- 后注释:在Simulink中可视化后合成和后映射关键路径
- 在Simulink模型和MATLAB代码中插入管道寄存器
- 分布式流水线:基于重计时的自动化优化
主持人:Girish Venkataramani是HDL优化和HW/SW联合设计组的团队负责人。自2007年以来,他一直致力于HDL Coder产品,是该产品的编译器基础设施和HDL(速度/面积)优化框架的首席架构师。在加入MathWorks之前,Girish从事了几个涉及不同C-to-HDL编译工具的研究问题。他拥有卡内基梅隆大学电气和计算机工程博士学位,在那里他探索了异步C-to-HDL编译器中的性能分析和优化问题。他拥有加州大学河滨分校计算机科学硕士学位。
记录:2014年1月30日
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