硬件描述语言(VHDL) Testbench

一种硬件描述语言(VHDL)^®测试台架用于定义逻辑设计的刺激，并检查设计的输出是否符合其规范。工程师使用MATLAB^®而且动态仿真模块^®为fpga和asic开发新算法模型通常也会在这些环境中创建系统测试台。但是，当他们编写寄存器传输级(RTL) VHDL代码时，他们可能希望基于系统测试台生成VHDL测试台。

MATLAB或Simulink用户有几个选项来验证HDL算法实现的正确性，而无需手动编写VHDL测试台。

使用HDL协仿真验证

您可以使用MATLAB和Simulink测试台以及一个HDL模拟器来验证您的在测设计(DUT)，而不是编写VHDL测试台。高密度脂蛋白校验™自动化这cosimulation的过程。MATLAB或Simulink测试台将来自HDL模拟器的输出值与来自真值模型的期望值进行比较，并报告“误比较”。

使用fpga在环测试进行验证

您还可以使用MATLAB和Simulink测试台与dut一起使用赛灵思公司^®，英特尔^®,或微芯片FPGA开发板通过FPGA-in-the-loop模拟．您可以将HDL Verifier与FPGA供应商工具一起使用，以自动化合成HDL、运行地点和路由、生成编程文件、将文件加载到开发板上以及在MATLAB或Simulink会话与板之间建立通信的过程。有了fpga在循环中，就不需要生成VHDL测试台，因为MATLAB或Simulink可以实现此目的。

使用SystemVerilog DPI测试台进行验证

使用VHDL测试台的另一种替代方法是将验证组件导出到HDL模拟器。SystemVerilog是Verilog的扩展，用于测试台开发，所有流行的HDL模拟器都支持SystemVerilog。使用SystemVerilog直接编程接口(DPI)，您可以将C/ c++代码与模拟器(如Synopsys)集成在一起^®风投公司^®， Cadence Xcelium™，Xilinx Vivado^®，西门子EDA ModelSim^®或者,^®和Xilinx^®Vivado^®模拟器。使用HDL验证器与MATLAB编码器™或仿真软件编码器™，您可以生成SystemVerilog DPI测试台来验证产品。2022世界杯八强谁会赢？

HDL Verifier以两种不同的形式生成SystemVerilog DPI测试台:

• 组件testbench:您可以通过从Simulink子系统生成C代码作为DPI组件来生成SystemVerilog测试台。测试台根据来自Simulink模型的数据向量验证生成的DPI组件。(见生成SystemVerilog DPI组件．)
• HDL代码testbench:如果您使用HDL Coder从Simulink子系统生成HDL代码，则可以生成SystemVerilog测试台。该测试台将HDL Coder生成的HDL实现的输出与Simulink模型的结果进行比较。(见使用SystemVerilog DPI测试台验证HDL设计．)

使用VHDL测试平台验证生成的HDL

当你使用高密度脂蛋白编码器来生成HDL，你可以生成VHDL测试台一个子系统。HDL Coder通过在Simulink中运行模拟来为您的DUT捕获输入向量和预期输出数据，从而生成VHDL测试台。HDL Coder从你的MATLAB中输出DUT刺激和参考数据^®或Simulink模拟数据文件(.dat)。

在HDL模拟过程中，HDL测试台从.dat文件中读取保存的刺激。测试台将实际DUT输出与预期输出进行比较。