FPGA-in-the-Loop

在实际硬件中测试设计

在模拟器和电路板之间创建一个fpga在环链接使您能够:

在使用fpga -in- loop (FIL)模拟之前，必须下载单板的支持包。看到下载FPGA单板支持包．或者，您可以手动创建用于FIL模拟的自定义板定义文件。看到FPGA单板定制．

下载单板支持包后，请选择仿真工作流。看到fpga在环仿真工作流程．要了解FIL模拟如何工作，请参见FPGA-in-the-Loop模拟．

应用程序

生成一个fpga -in- loop (FIL)块或系统对象从现有的HDL文件

hdlverifier。FILSimulation FIL模拟MATLAB

`filProgramFPGA`	加载编程文件到FPGA
`programFPGA`	加载与之关联的编程文件`FILSimulation`系统对象到FPGA

费尔模拟	在FPGA硬件上模拟HDL代码动态仿真模块

fpga在环仿真工作流程
在生成块或系统对象™之间进行选择，并决定是否使用FIL向导或HDL工作流顾问。
FPGA-in-the-Loop模拟
fpga在环(FIL)仿真提供了使用Simulink或MATLAB软件在任何现有HDL代码的真实硬件中测试设计的能力。

用FIL向导生成块
从现有的HDL源文件生成FPGA-in- loop块，然后在Simulink仿真中包含FPGA实现。
使用FIL向导生成系统对象
从现有的HDL源文件生成FPGA-in- loop System对象，然后在MATLAB仿真中包括FPGA实现。
用fpga在环验证PID控制器的HDL实现
本示例向您展示如何使用HDL Verifier™设置一个FPGA-in-the-Loop (FIL)应用程序。
使用fpga在环验证数字上变频器
该示例向您展示了如何使用fpga在环仿真验证Filter design HDL Coder™生成的数字上转换器设计。

使用HDL工作流顾问生成测试平台并启用代码覆盖(高密度脂蛋白编码器)
使用HDL Workflow Advisor为生成的HDL代码生成测试台和代码覆盖。
FIL仿真与HDL工作流顾问的Simulink
使用HDL Workflow Advisor生成一个fpga在环模型。

修复了常见错误消息和问题。

使用MATLAB®系统对象和FPGA验证用Verilog编写的大小为8的快速傅里叶变换(FFT)的寄存器传输电平(RTL)设计。FFT在数字信号处理中常用来产生信号的频率分布。

开放的例子

使用MATLAB®系统对象和FPGA-in- loop在FPGA上模拟VHDL®实现的Viterbi解码器。

开放的例子

使用FPGA-in- loop (FIL)仿真，通过添加FPGA加速Simulink®视频处理仿真。所展示的过程分析了一个简单的系统，该系统以每秒24帧的速度锐化RGB视频输入。

开放的例子

使用fpga -in- loop (FIL)仿真来加速部分通信系统。该应用程序使用维特比算法解码卷积编码随机流，该流经过BPSK调制，通过AWGN信道发送，然后解调。使用一个样本一个样本的方法导致一个适度的加速超过普通的Simulink®仿真，而使用“过程作为框架”选项导致进一步加速。

开放模式

使用fpga -in- loop (FIL)快速有效地验证HDL设计。该测试台与待测设计(DUT)一起合成，将结果下载到FPGA板上，并使用FIL运行测试。在这个过程中使用FIL可以快速生成和处理测试刺激，并将结果返回到Simulink进行分析。本示例为一个图像处理用例执行这些任务。

开放的例子