Verilog Testbench

传统的Verilog^®Testbench是一个代码模块，描述对逻辑设计的刺激，并检查设计的输出是否与规范匹配。许多工程师使用MATLAB^®而且动态仿真模块^®为规范模型创建系统测试台，因为该软件提供了一个高效和紧凑的符号来描述算法，以及用于检查算法行为的可视化工具。然后工程师基于系统测试平台开发Verilog测试平台。

MATLAB或Simulink用户有几个选项来验证HDL算法实现的正确性，而无需手动编写Verilog测试台。

使用HDL协仿真验证

您可以使用MATLAB或Simulink测试台结合HDL模拟器来验证在测设计(DUT)，而不是编写Verilog测试台。高密度脂蛋白校验™自动化这cosimulation的过程。MATLAB或Simulink测试台将来自HDL模拟器的输出值与来自真值模型的期望值进行比较，并报告“误比较”。

使用fpga在环测试进行验证

您也可以使用MATLAB或Simulink测试台与DUT一起使用赛灵思公司^®,英特尔^®或微芯片FPGA开发板通过FPGA-in-the-loop模拟．您可以使用HDL Verifier和FPGA供应商工具来编译HDL，构建一个编程文件，将该文件加载到开发板上，并启用MATLAB或Simulink会话与板之间的通信。有了fpga在循环中，就不需要生成Verilog测试台，因为MATLAB或Simulink可以实现此目的。

使用SystemVerilog DPI测试台进行验证

使用Verilog测试台的另一种替代方法是将代码导出到HDL模拟器。SystemVerilog是Verilog的扩展，用于测试台开发，所有流行的HDL模拟器都支持SystemVerilog。使用SystemVerilog直接编程接口(DPI)，您可以将C/ c++代码与模拟器(如Synopsys)集成在一起^®风投公司^®， Cadence Xcelium™，Siemens EDA ModelSim^®或者,^®和Xilinx^®Vivado^®模拟器。使用HDL验证器与MATLAB编码器™或仿真软件编码器™，您可以生成SystemVerilog DPI测试台来验证产品。2022世界杯八强谁会赢？

HDL Verifier可以以两种不同的形式生成SystemVerilog DPI测试台:

• 组件testbench:如果你从Simulink子系统中生成一个C组件作为DPI组件，你可以生成一个SystemVerilog测试台。测试台根据来自Simulink模型的数据向量验证生成的DPI组件。(见生成SystemVerilog DPI组件．)
• HDL代码testbench:如果您使用HDL Coder从Simulink子系统生成HDL代码，则可以生成SystemVerilog测试台。该测试台将HDL实现的输出与Simulink模型的结果进行比较。(见使用SystemVerilog DPI测试台验证HDL设计．)

使用Verilog测试平台验证生成的HDL

当你使用高密度脂蛋白编码器来生成HDL，你可以生成一个Verilog测试平台一个子系统。HDL Coder通过运行Simulink模拟来为您的DUT捕获输入向量和预期输出数据，从而生成Verilog测试台。HDL Coder从您的MATLAB中编写DUT刺激和参考数据^®或Simulink模拟数据文件(.dat)。

在HDL模拟过程中，HDL测试台从.dat文件中读取保存的刺激。测试台将实际DUT输出与预期输出进行比较。