41:03视频长度为41:03。
通过连接到MATLAB改进RTL验证
在生产、FPGA、ASIC和SoC项目中,RTL验证通常消耗任何任务中最多的时间和精力。尽管做出了这些努力,虫子仍然以高于预期的速度进入硅。其中一个根本原因是算法设计之间的沟通差距,这往往始于MATLAB®或仿真软件®、RTL设计与验证。新算法过于复杂,无法依赖于规范文档和手写代码。
本视频介绍了一个解决这种沟通障碍的方法,以我们通常看到的客户采用这些新技术的顺序呈现:
- SystemVerilog DPI组件生成:您可以从MATLAB或Simulink为您的SystemVerilog测试台自动生成模型,而不是依赖算法工程师编写验证团队必须解释并编写测试用例和参考模型的规范文档。如果规范发生了变化,则需要对算法进行更改、测试并重新生成模型。
- 联合仿真:当您需要调试您的RTL设计、测试台和系统或算法级设计之间的问题时,您可以将MATLAB或Simulink与您的RTL模拟器一起进行联合仿真。这同时提供了对算法和RTL的完全可见性,使算法工程师能够直接与验证和硬件设计工程师协作。
- 早期验证和验证:许多客户已经开始用更多的硬件细节来改进他们的算法,比如流行为、定点数据类型和硬件架构。然后他们构建一个可重用的自动化测试环境,嵌入断言,并度量覆盖率。
采用这种分阶段的方法几乎可以立即为验证团队带来好处,并且从长远来看,鼓励系统/算法设计、硬件设计和硬件验证之间的协作,从而产生更健壮和敏捷的开发过程。
您也可以从以下列表中选择网站:
如何获得最佳的网站性能
选择中国网站(中文或英文)以获得最佳的网站表现。其他MathWorks国家网站没有针对从您的位置访问进行优化。