HDL验证器™를사용하면FPGA, ASIC, SoC에대한Verilog®및硬件描述语言(VHDL)®설계를테스트하고검할수있습니다。HDL시뮬레이터를사용한연동시뮬레이션을통해matlab®또는仿真软件®에서실행되는테스트벤치로rtl을검할수있습니다。동일한테스트벤치를FPGA및SoC개발보드와함께사용하여하드웨어에서HDL구현을검증할수있습니다。
高密度脂蛋白校验는UVM(범용검증방법론)등RTL테스트벤치에사용할SystemVerilog검증모델을생성합니다。이러한모델들은SystemVerilog DPI(直接编程接口)를통해西门子®,节奏®Synopsys对此®, Xilinx®의시뮬레이터에서네이티브모델로실행됩니다。
HDL验证器는Xilinx，英特尔®芯片보드에서FPGA구현을디버그하고테스트하는툴을제공합니다。하드웨어에서설계테스트목적으로,MATLAB을사용하여메모리에매핑된레지스터를읽고쓸수있습니다。설계에프로브를삽입하고트리거조건을설정하여내부신호를MATLAB에업로드해서시각화와분석을할수있습니다。
FPGA-in-the-Loop
MATLAB또는仿真软件테스트벤치를사용하여FPGA보드에서실행되는HDL구현을테스트할수있습니다。이더넷，JTAG또는PCI Express®를통해호스트컴퓨터를Xilinx,英特尔®,微芯片®FPGA보드에자동으로연결할수있습니다。
제품관련자료:
“仿真软件를통해우리는생산UVM테스트벤치,테스트시퀀스및스코어보드를직접작성하는시간을약50%나단축할수있었고,이를통해획기적혁신을위한응용사례에집중할시간이늘어났습니다。자동차응용사례를위해설계된우리ASIC은생산검증단계에서UVM에크게의존하는데,MATLAB및仿真软件를통해정말지루했던이런소자에대한알고리즘개발작업을간소화할수있었습니다。”
Khalid Chishti, ASIC개발관리자，Allegro MicroSystems
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