IP Core Register读

模型寄存器从软件写到硬件

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库:
SoC Blockset / Memory

描述

的IP Core Register读Block模拟从处理器到硬件逻辑的写操作。该块接收用寄存器写从处理器阻塞。中定义寄存器偏移量内存映射器工具。

港口

输出

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`数据`——数据输出
向量

这个端口输出从处理器接收到的数据向量，从IP核的基址的偏移地址开始。中设置偏移地址内存映射器工具。

数据类型:单|int8|int16|int32|uint8|uint16|uint32|布尔|不动点

参数

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`注册的名字`-寄存器的名称
`君子`(默认)|字符向量

把这个名字和注册的名字的参数指定寄存器写块。

例子:AddressReg1

`输出数据类型`-输出数据的数据类型
`uint16`(默认)|`单`|`int8`|`uint8`|`int16`|`int32`|`uint32`|`布尔`|`定点数据类型`

选择输出数据的数据类型。的值必须与选择的值相匹配寄存器写块。

`输出向量的大小`-输出数据的向量大小
`1`(默认)|正整数

指定输出数据的向量大小为正整数。的值必须与选择的值相匹配寄存器写块。

`样品时间`-采样的模拟间隔
`1`(默认)|非负标量

指定一个以秒为单位的离散时间间隔，在此时间块输出数据。如果该值为1(默认)，样本时间继承自模型。

扩展功能

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

为您的设计自动生成HDL代码，并在SoC设备上执行，使用SoC建设者工具。看到生成SoC设计。

IP Core Register读

描述

港口

输出

`数据`——数据输出
向量

参数

`注册的名字`-寄存器的名称
`君子`(默认)|字符向量

`输出数据类型`-输出数据的数据类型
`uint16`(默认)|`单`|`int8`|`uint8`|`int16`|`int32`|`uint32`|`布尔`|`定点数据类型`

`输出向量的大小`-输出数据的向量大小
`1`(默认)|正整数

`样品时间`-采样的模拟间隔
`1`(默认)|非负标量

扩展功能

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

定点转换
使用定点设计器™设计和模拟定点系统。

版本历史

另请参阅

IP Core Register读

描述

港口

输出

数据——数据输出向量

参数

注册的名字-寄存器的名称君子(默认)|字符向量

输出数据类型-输出数据的数据类型uint16(默认)|单|int8|uint8|int16|int32|uint32|布尔|定点数据类型

输出向量的大小-输出数据的向量大小1(默认)|正整数

样品时间-采样的模拟间隔1(默认)|非负标量

扩展功能

HDL代码生成使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

定点转换使用定点设计器™设计和模拟定点系统。

版本历史

另请参阅

`数据`——数据输出
向量

`注册的名字`-寄存器的名称
`君子`(默认)|字符向量

`输出数据类型`-输出数据的数据类型
`uint16`(默认)|`单`|`int8`|`uint8`|`int16`|`int32`|`uint32`|`布尔`|`定点数据类型`

`输出向量的大小`-输出数据的向量大小
`1`(默认)|正整数

`样品时间`-采样的模拟间隔
`1`(默认)|非负标量

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

定点转换
使用定点设计器™设计和模拟定点系统。