UVM代
从Simulink中生成UVM组件®子系统
从Simulink模型生成通用验证方法(UVM)测试组件和被测行为设计(DUT)。您可以通过两种方式使用生成的组件。
生成一个带有测试台架和行为(DUT)的UVM顶级模型。使用生成的UVM顶层模块作为测试环境,用自己的仿真模型替换生成的行为DUT。
生成UVM测试组件,并将它们集成到您现有的UVM环境中。
该功能需要仿真软件编码器™。
功能
uvmbuild |
生成UVM测试台架动态仿真模块模型 |
对象
uvmcodegen.uvmconfig |
UVM配置对象 |
主题
- UVM组件生成概述
从Simulink模型生成一个通用验证方法(UVM)环境。
- 自定义生成的UVM代码
生成UVM测试台架时自定义文件横幅和HDL模拟时间刻度。
- 生成SystemVerilog断言和功能覆盖
生成SystemVerilog即时断言从
验证
语句和模型验证块,并收集功能覆盖率信息(需要仿真软件测试™许可证)。 - 使用可调参数来泛化UVM模拟
从Simulink可调参数生成UVM参数。
- 序列子系统中的可调参数
由Simulink可调参数生成UVM序列中的随机约束参数。
- 记分板子系统中的可调参数
从Simulink可调参数生成UVM记分板中的随机约束参数。