速度和面积优化

通过资源共享、流媒体、流水线、RAM映射、循环优化进行改进

对于目标硬件，从Simulink中生成HDL代码^®通过使用速度和面积优化来满足时间和面积要求的模型。区域优化减少了设计的资源使用。速度优化可以改进目标FPGA上设计的计时，从而通过优化关键路径使设计以更高的频率运行。要了解关于HDL Coder™中每种类型优化的更多信息，请参见HDL编码器的速度和面积优化。