HDL代码生成和部署

使用HDL Coder™生成HDL代码，使用HDL Verifier™验证代码，并使用硬件支持包进行原型设计

DSP HDL工具箱™提供了支持HDL代码生成的块和系统对象。要从这些设计中生成HDL代码，必须有HDL Coder。HDL Coder还使您能够生成用于第三方HDL模拟器的脚本和测试工作台。

如果您拥有HDL验证器许可，则可以使用FPGA在环特性在FPGA板上对HDL设计进行原型化。HDL验证器还允许您共同模拟Simulink^®在第三方模拟器中运行HDL设计的模型。

若要在硬件上设计、原型化和验证特定于领域的实际应用程序，请下载硬件支持包，例如Xilinx通信工具箱™支持包^®Zynq^®的电台，用于Xilinx RFSoC设备的HDL编码器支持包,SoC Blockset™支持包的Xilinx设备．

主题

基于硬件的DSP HDL算法原型
使用硬件支持包在FPGA和SoC板上设计的原型DSP HDL工具箱。
使用SystemVerilog DPI测试台验证HDL设计(高密度脂蛋白编码器)
这个例子展示了如何使用SystemVerilog DPI测试平台来验证需要大量数据集的HDL代码。

特色的例子

使用Xilinx RFSoC设备发送和接收音调-第1部分系统设计

通过使用SoC Blockset®为Xilinx®RFSoC设备设计数据路径。您将设计和模拟一个系统，该系统从FPGA生成正弦音调，并使用射频数据转换器(RFDC)块跨多个射频通道传输该音调。然后，系统将使用RFDC块接收数据返回到FPGA，并使用嵌入式处理器一次将接收到的一个通道的音调可视化。

使用Xilinx RFSoC设备发送和接收音调-第2部分部署

使用SoC Blockset®在Xilinx®RFSoC器件上实现和验证设计。您将在Xilinx RFSoC评估套件上部署一个系统，该系统从FPGA生成正弦音调，通过多个RF通道传输它，并将其接收回设备以完成环回。有关系统的建模和仿真，请参见使用Xilinx RFSoC设备的发送和接收音-第1部分系统设计(用于Xilinx设备的SoC块集支持包)示例。

多相信道器

使用hdl优化的Channelizer块来处理传入的模数转换器(ADC)样本，并产生具有512 MHz带宽的频谱。MATLAB®通过TCP/IP连接使用FPGA API函数显示所产生的频谱图。发送回来的信道器数据是有限的突发，由捕获循环中的AXI4寄存器触发。该模型还包含一个到数模转换器(DAC)的接口，通过使用数控振荡器(NCO)来驱动在AXI4上以某种频率命令的音调。

Multi-Tile同步

使用多瓦同步(MTS)来解决RFSoC设备上跨不同瓦的多个通道的时间对齐问题。RFSoC具有内置功能，可强制不同磁片上多个通道样本的时间对齐。一个瓦中的通道单独在时间上对齐，但不存在与来自不同瓦的另一个通道对齐的保证。您可以启用多块同步(MTS)来纠正这个问题，首先测量不同块之间的延迟，然后应用样本延迟以确保样本正确对齐。