Semtech加速数字接收机fpga和asic的发展
挑战
解决方案
结果
- 原型创建速度加快50%
- 验证时间从几周缩短到几天
- 优化的，性能更好的设计交付
“编写VHDL很繁琐，手写的代码还需要验证。使用Simulink和HDL Coder，一旦我们模拟了模型，我们可以直接生成VHDL和FPGA原型。它节省了很多时间，生成的代码包含了一些我们没有想到的优化。”
弗朗茨Prianon, Semtech
无线射频接收器被用于一系列的应用，包括无线安全系统，工业监控，抄表和家庭自动化。在过去，半导体供应商主要使用模拟设计来制造这些接收器。如今，供应商正在向数字和混合信号设计过渡，以降低功耗并简化与其他组件的集成。
Semtech的工程师正在扩展基于模型设计的MathWorks工具的使用，以过渡到数字平台。多年来，工程师们用MATLAB为过滤器建模和生成HDL代码®和滤波器设计HDL编码器™．在他们最近的项目中，他们使用了Simulink®和HDL编码器™生成硬件描述语言(VHDL)®整个设计。
Semtech的集成电路设计工程师Frantz Prianon说:“手写VHDL没有任何优势。”“通过Simulink和HDL Coder，我们有了一个系统模型。我们模拟它，所以我们知道它有效。我们从它生成代码，所以我们可以使用一个模型直到项目结束。这是一个重要的能力，因为我们确信我们所实现的与设计相符，并且设计符合规范。”
挑战
Semtech工程师需要开发一个数字接收链，用于使用低中频架构的频移键控(FSK)和最小移键控(MSK)解调。他们希望在项目的预研究阶段评估多个设计思想的性能、功耗和布局面积。为每一种设计方案编写VHDL将是非常耗时的，这限制了团队可以考虑的备选方案的数量。
在原型阶段之后，Semtech的工程师想要改进他们传统的生产代码开发工作流。“在我们为我们的系统建模以确保它们满足要求之后，我们用VHDL重新实现它们，并在一个新的工具中重新运行模拟，”Prianon说。“我们总是有可能引入错误，而且我们永远无法确定模型是否完全符合新的VHDL代码。”
解决方案
Semtech使用基于模型设计的MathWorks工具来快速探索和评估设计思想，生成生产VHDL代码，提高工程团队之间的协作，并加速FSK和MSK解调数字接收链的开发。
在预研究阶段，Semtech工程师根据系统规格在Simulink中创建了一个浮点模型。他们使用了通信工具箱中的模块™对信道中的噪声进行建模，实现FSK和MSK解调。
使用信号处理工具箱™和DSP系统工具箱™其中一名工程师设计并分析了级联积分器梳(CIC)和有限冲击响应(FIR)数字滤波器，而另一名工程师则使用Simulink研究了∑-delta模数转换器(ADC)、锁相环(PLL)和整个系统的其他部分。
一旦数字接收器链的独立部分被模拟出来，工程师们就会彼此分享他们的Simulink模型，以验证他们的组件设计在系统集成之前能够协同工作。
工程师们运行模拟来验证设计，并使用通信工具箱中的错误率计算块来计算误码率。
与定点设计师™，他们将设计从浮点转换为定点表示，并用于进行位真模拟。
Semtech工程师使用HDL Coder从完整的接收链的Simulink模型生成VHDL。为了验证VHDL，他们使用了HDL验证器™来共同模拟他们的Simulink设计导师图形®,®模拟器．
Semtech目前正致力于接收器链的ASIC实现。
结果
原型创建速度加快50%．“当我们自己编写VHDL时，创建一个FPGA原型很容易需要两个月的时间，”Prianon说。“通过Simulink和HDL Coder，我们消除了每个块繁琐的手工编码，并在几周内创建原型。”
验证时间从几周缩短到几天．“在以前的项目中，我们至少要花两周的时间编写测试台来验证我们的VHDL，”Prianon回忆道。“使用HDL Verifier，我们可以运行协同仿真，测试模型中的多个关键点，并验证VHDL，通常在一天之内。”
优化的，性能更好的设计交付．基于模型的设计使Semtech从需求到剥离的开发时间缩短了约33%。“我们用节省下来的时间改进了设计，”Prianon说。MathWorks工具使我们能够探索更多的备选方案和新功能，并最终交付一个更优化、性能更好的设计。”
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