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为FPGA和ASIC硬件生成浮点HDL
为了高效的FPGA或ASIC实现,将浮点算法量化为定点需要许多步骤和数值考虑。收敛在算法精度和硬件资源使用之间的正确平衡是算法和硬件设计之间的迭代过程。当需要高精度或高动态范围时,这个过程就变得更加困难。
为了简化这个过程,HDL Coder™可以生成与目标无关的可合成VHDL®或Verilog®用于FPGA或ASIC部署的单精度、双精度或半精度浮点算法。本概述展示了如何生成浮点FPGA和ASIC硬件,包括:
- 如何识别可能受益于保持浮点的算法
- HDL Coder原生浮点代码生成支持哪些类型的操作
- 如何使用定点设计器™在同一设计中混合固定和浮点实现
- 如何控制本地浮点代码生成的延迟和共享优化,以满足您的FPGA或ASIC实现目标
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