UVM验证

通用验证方法(UVM)验证是ASIC和FPGA项目中使用的标准化设计验证形式。UVM由Accellera该标准基于由电子设计自动化行业的知名公司开发的验证方法。

UVM验证的主要目标是通过使用可重用的验证组件来提高设计验证的效率。然而，手动创建和调试UVM验证组件仍然需要大量的工作，特别是对于新的算法内容，并且UVM的复杂性可能是设计团队采用它的障碍。

由于许多算法开发的ASIC和FPGA设计项目开始作为MATLAB^®代码或动态仿真模块^®模型，设计团队可以通过直接从MATLAB或Simulink源生成UVM验证组件来减少测试台开发工作。高密度脂蛋白校验™可以从MATLAB代码或Simulink模型自动生成SystemVerilog DPI组件。这些组件可以用作UVM验证记分板中的黄金参考检查器模型，也可以用作混合信号仿真中的行为数字或模拟组件模型，或者用作UVM验证刺激的序列。

HDL Verifier还可以直接从Simulink模型生成完整的UVM验证环境。HDL Verifier生成SystemVerilog UVM序列，司机，监控,记分板来自测试工作台模型的组件。它还为测试中的行为设计(DUT)生成SystemVerilog文件。行为DUT可以用手动编码的RTL或使用HDL Coder生成的RTL代替。生成的UVM验证环境可与Siemens配合使用^®ModelSim^®或者,^®,节奏^®Xcelium™，或Synopsys^®风投公司^®。

有关其他信息，请参见高密度脂蛋白验证器。