Vision HDL Toolbox™为fpga和asic上的视觉系统的设计和实现提供像素流算法。它提供了一个支持多种接口类型、帧大小和帧速率的设计框架。工具箱中的图像处理、视频和计算机视觉算法使用适合HDL实现的体系结构。
工具箱算法被设计成在VHDL中生成可读的、可合成的代码®和Verilog®(与HDL编码器™)。生成的HDL代码经过fpga验证，可用于高达8k分辨率的帧大小和高帧率(HFR)视频。
工具箱功能可作为MATLAB获得®函数、System objects™和Simulink®块。
开始:
HDL-ready边缘检测器块及其可配置参数。
每个时钟处理多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧率视频。底层硬件实现自动更新，以支持具有指定并行性的模拟和代码生成。
指定最多并行处理8个像素。
内置硬件数据管理
使用Vision HDL工具箱块自动管理流输入数据，如控制信号、感兴趣区域(ROI)窗口和行缓冲区。使用HDL编码器生成VHDL或Verilog RTL用于您建模和仿真的控制功能。
自动缓冲行，为边缘检测创建ROI窗口。
帧到像素块，用于将图像帧转换为具有用于硬件处理的控制信号的像素流。
使用基于帧的算法验证流硬件实现。
HDL与FPGA协同仿真
使用高密度脂蛋白校验™通过RTL仿真或连接到MATLAB或Simulink测试环境的FPGA开发套件来验证硬件子系统。
HDL验证器支持使用Xilinx, Intel和Microsemi FPGA板的FPGA在环验证。
具有实时视频输入的原型平台
原型化您的视觉处理应用程序Xilinx的Vision HDL工具箱支持包®Zynq®的硬件并使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现中生成代码。
在具有真实视频输入的FPGA硬件上对您的设计进行原型设计。
生产部署
使用HDL编码器从硬件子系统模型生成高质量的、与目标无关的RTL和AXI接口。
生成代码与SoC互连接口。
FPGA的视觉处理
观看这个由五部分组成的视频系列，介绍了将视觉应用程序瞄准fpga进行原型设计和生产的关键概念和工作流程。
