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什么是HDL验证器?
测试和验证Verilog®和硬件描述语言(VHDL)®fpga, asic和带有HDL验证器的soc设计。用MATLAB中运行的测试台验证RTL®或仿真软件®使用HDL模拟器进行联合仿真。在FPGA和SoC开发板上使用这些相同的测试平台来验证硬件中的HDL实现。
HDL Verifier生成用于RTL测试平台的SystemVerilog验证模型,包括通用验证方法(UVM)测试平台。这些模型在西门子的模拟器中本机运行®,节奏®Synopsys对此®和赛灵思®通过SystemVerilog直接编程接口(DPI)。
HDL验证器提供了在Xilinx, Intel上调试和测试FPGA实现的工具®、微芯片板。您可以使用MATLAB写入和读取内存映射寄存器,以测试硬件上的设计。您可以在设计中插入探针并设置触发条件,将内部信号上传到MATLAB中进行可视化和分析。
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