HDL验证器™许可probar y Verilog . diseños®y硬件描述语言(VHDL)®para FPGA, ASIC y SoC。Puede verificar RTL con bancos de pruebas que se ejecuten en MATLAB®o模型®utilzando cosimulación con simuladores de HDL。esos bancos de priuebas, pueden, pueden，利用FPGA和SoC，对HDL和硬件的实现进行验证。
HDL验证器属模型verificación para su uso en bancos de pruebas de RTL，包括uidos los bancos de pruebas de la metodología de verificación通用(UVM)。这是西门子的模仿者®,节奏®Synopsys对此®y Xilinx®a través de la interfaz DPI (Direct Programming Interface) de SystemVerilog. a
HDL验证器的比例符合FPGA的实际实现Xilinx，英特尔®y芯片。Puede效用MATLAB para escribir y leer registros asignados memoria para probar los diseños en硬件。Puede insertar sondas en los diseños y establer condiciones de activación para cargar señales internas en MATLAB para su visualización y análisis。
Cosimulacion de高密度脂蛋白
验证código HDL utilzando MATLAB o Simulink como banco de pruebas。合并HDL existente en simulaciones de sistemas través de cosimulación consimuladores de高密度脂蛋白《西门子EDA的故事》，《模拟》和《模拟》。
Generación de un entorno UVM
Genere bancos de pruebas completos de la metodología de verificación universal (UVM)一个Simulink模型的一部分。安全之道，人类的预言之路incorpórelos欧洲的银行producción。
Generacion de SystemVerilog
通用组件DPI de SystemVerilog功能的一部分，MATLAB，生存，生存，Simulink, para utizarlos en entornos, verificación功能故事，como Synopsys VCS®， Cadence Xcelium y ModelSim®啊,®西门子EDA。
FPGA-in-the-loop
利用bancos de pruebas de MATLAB和Simulink para probar实现HDL ejutadas en placas FPGA。Conecte un equipo host automáticamente aplacas FPGA de Xilinx，英特尔®y芯片®a través de以太网，JTAG o PCI Express®．
Integración con generación de código HDL
Realice verificación automatizada de código HDL generado por HDL Coder™desde la herramienta HDL工作流Advisor utizando cosimulación HDL o pruebas de fpga -in- loop。
AXI经理
Acceda a memoras internas desde MATLAB o Simulink a través de JTAG，以太网o PCI Express。Pruebe算法，FPGA中间接入，讲稿，记录，AXI y, transfiera档案，señales o, imágenes, de gran, tamaño entre, MATLAB o, Simulink，， l, ubicacones, de，记忆，内部。
Documentacion|包括(赛灵思公司，英特尔）
FPGA的数据捕获
捕获señales de alta velocidad a partir de diseños que se ejecutan en FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis。Analice las señales en todo su diseño para verificar el comportamiento esperado o调查anomalías。
recurso项目del producto:
"在这个世界上有50%的时间在减少，有50%的时间在奉献，有50%的时间在奉献，有50%的时间在奉献，有50%的时间，有50%的时间在奉献，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间，有50%的时间。Diseñamos ASIC para aplicaciones de automoción que UVM para la verificación de producción。在MATLAB和Simulink中，找到算法，解决问题的方法más简单而乏味的"。
Khalid Chishti, Allegro MicroSystems公司ASIC总监
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