验证MATLAB和Simulink中创建的FPGA和ASIC设计
使用HDL协同仿真进行验证
您可以使用MATLAB和Simulink测试台以及HDL模拟器来验证您的待测设计(DUT),而不是编写VHDL测试台。高密度脂蛋白校验™自动化这cosimulation的过程。MATLAB或Simulink测试台比较来自HDL模拟器的输出值与来自真值模型的期望值,并报告“错误比较”。
使用fpga在环测试进行验证
您还可以使用MATLAB和Simulink测试平台,并将dut编程到赛灵思公司®,英特尔®,或微芯片FPGA开发板通过FPGA-in-the-loop模拟.您可以使用带有FPGA供应商工具的HDL Verifier来自动化合成HDL、运行位置和路由、生成编程文件、将文件加载到开发板上以及在MATLAB或Simulink会话与板之间建立通信的过程。使用fpga在环,不需要生成VHDL测试平台,因为MATLAB或Simulink可用于此目的。
使用SystemVerilog DPI测试台进行验证
使用VHDL测试平台的另一种替代方法是将验证组件导出到HDL模拟器。SystemVerilog是Verilog的扩展,用于测试台开发,所有流行的HDL模拟器都支持它。使用SystemVerilog直接编程接口(DPI),您可以将C/ c++代码与模拟器(如Synopsys)集成®风投公司®, Cadence Xcelium™,Xilinx Vivado®,西门子EDA ModelSim®或者,®和Xilinx®Vivado®模拟器。使用HDL验证器与MATLAB编码器™或仿真软件编码器™,可生成SystemVerilog DPI测试台库,对产品进行验证。2022世界杯八强谁会赢?
HDL Verifier以两种不同的形式生成SystemVerilog DPI测试台:
- 组件testbench:您可以通过从Simulink子系统生成C代码以作为DPI组件来生成SystemVerilog测试台。测试平台根据来自Simulink模型的数据向量验证生成的DPI组件。(见生成SystemVerilog DPI组件.)
- HDL代码测试台:如果您使用HDL Coder从Simulink子系统生成HDL代码,则可以生成SystemVerilog测试台。该测试平台将HDL Coder生成的HDL实现的输出与Simulink模型的结果进行比较。(见使用SystemVerilog DPI测试台验证HDL设计.)
使用VHDL测试台验证生成的HDL
当你使用高密度脂蛋白编码器来生成HDL,你可以生成一个VHDL测试平台对于一个子系统。HDL Coder通过在Simulink中运行模拟来生成VHDL测试平台,以捕获DUT的输入向量和预期输出数据。HDL编码器输出DUT刺激和参考数据从您的MATLAB®或Simulink模拟到数据文件(.dat)。
在HDL模拟期间,HDL测试台从.dat文件中读取保存的刺激。测试平台将实际DUT输出与预期输出进行比较。
例子和如何
高密度脂蛋白Cosimulation
FPGA-in-the-Loop模拟
SystemVerilog DPI测试台
参见:MATLAB用于FPGA、ASIC和SoC的开发,高密度脂蛋白编码器,高密度脂蛋白验证器,视觉HDL工具箱,MATLAB编码器,仿真软件编码器