HDL Coder™通过生成可移植的、可合成的Verilog实现fpga、soc和asic的高级设计®和硬件描述语言(VHDL)®从MATLAB代码®函数,仿真软件®模型和Stateflow®图表。您可以使用生成的HDL代码进行FPGA编程,ASIC原型和生产设计。
HDL Coder包含一个工作流顾问,可以在Xilinx上自动生成原型化生成的代码®,英特尔®,和Microchip板,并为ASIC和FPGA工作流程生成IP核。您可以优化速度和面积,突出显示关键路径,并在合成之前生成资源利用率估计。HDL Coder提供了Simulink模型和生成的Verilog和VHDL代码之间的可追溯性,为遵循DO-254和其他标准的高完整性应用程序提供了代码验证功能。
产品资源:
“Simulink帮助系统架构师和硬件设计师进行沟通。它就像一种共享语言,让我们能够交流知识、想法和设计。Simulink和HDL Coder使我们能够专注于开发我们的算法,并通过模拟改进我们的设计,而不是检查VHDL语法和编码规则。”
Marcel van Bakel,飞利浦医疗保健公司