开始滤波器设计HDL编码器

Filter Design HDL Coder™生成可合成的，便携式VHDL^®和Verilog^®用MATLAB设计的实现定点滤波器的代码^®fpga或asic。它自动创建VHDL和Verilog测试台，用于模拟、测试和验证生成的代码。

教程

• 基本FIR滤波器
  

  设计一个基本的量化离散时间FIR滤波器，为滤波器生成VHDL代码，并用生成的测试台验证VHDL代码。

• 优化FIR滤波器
  

  设计优化的FIR滤波器，为滤波器生成Verilog代码，并用生成的测试台验证Verilog代码。

• IIR滤波器
  

  设计一个IIR过滤器，为过滤器生成VHDL代码，并用生成的测试台验证VHDL代码。

关于滤波器设计和HDL代码生成

• 自动生成HDL代码
  

  基于过滤器设计的HDL代码生成概述。

特色的例子

HDL巴特沃斯滤波器

说明如何为五阶巴特沃斯过滤器生成HDL代码。该滤波器的截止频率相对于采样率非常低，导致滤波器难以实现。此外，由于滤波器的输入(8位)和输出(9位)字长较小，量化滤波器需要缩放才能实现。

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HDL最小相位first滤波器

说明如何为具有10位输入数据的最小相位first滤波器生成HDL代码。这是一个带通滤波器，采样率为96khz，通频带约为19khz至29khz。这种类型的滤波器通常用于反馈回路，其中线性相位是不够的，需要最小相位或尽可能接近是可以达到的。

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