开始使用滤波器设计HDL编码器

Filter Design HDL Coder™生成可合成的，便携的VHDL^®和Verilog^®用MATLAB设计的定点滤波器实现代码^®在fpga或asic上。它自动创建VHDL和Verilog测试台，用于模拟、测试和验证生成的代码。

教程

• 基本的冷杉过滤器
  

  设计一个基本的量化离散时间FIR滤波器，生成滤波器的VHDL代码，并用生成的测试台架对VHDL代码进行验证。

• 优化冷杉过滤器
  

  设计优化后的FIR滤波器，为滤波器生成Verilog代码，并在生成的测试台架上对Verilog代码进行验证。

• IIR滤波器
  

  设计一个IIR滤波器，为滤波器生成VHDL代码，并用生成的测试台架验证VHDL代码。

关于滤波器设计和HDL代码生成

• 自动化HDL代码生成
  

  基于过滤器设计的HDL代码生成概述。

特色的例子

高密度脂蛋白巴特沃斯滤波器

说明如何为五阶巴特沃斯滤波器生成HDL代码。这种滤波器的截止频率相对于采样率非常低，导致滤波器难以实现。此外，由于滤波器的输入(8位)和输出(9位)字大小较小，量化滤波器需要缩放才能实现。

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HDL最小相位优先滤波器

演示了如何为具有10位输入数据的最小相位FIRT滤波器生成HDL代码。这是一个带通滤波器，采样率为96 kHz，通频带约为19 kHz至29 kHz。这种类型的滤波器通常用于反馈回路，其中线性相位是不充分的，需要最小相位或尽可能接近可达到的。

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