Vision HDL Toolbox™为fpga和asic上的视觉系统的设计和实现提供了像素流算法。它提供了一个设计框架，支持不同的接口类型、帧大小和帧速率。工具箱中的图像处理、视频和计算机视觉算法使用适合HDL实现的体系结构。
工具箱算法设计用于在VHDL中生成可读、可合成的代码®和Verilog®(与HDL Coder™)。生成的HDL代码经过fpga验证，可用于高达8k分辨率的帧大小和高帧率(HFR)视频。
工具箱功能可作为MATLAB®函数、系统对象™和Simulink®块。
开始:
硬件加速视觉处理
建模和模拟视觉处理算法的有效硬件实现，如转换、过滤、形态学和统计。然后使用HDL Coder生成可合成的VHDL或Verilog RTL。
HDL-ready边缘检测块及其可配置参数。
每个时钟处理多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧率视频。底层硬件实现将自动更新，以支持具有指定并行度的模拟和代码生成。
指定并行处理最多8个像素。
内置硬件数据管理
使用Vision HDL Toolbox块来自动管理流输入数据，例如控制信号、感兴趣区域(ROI)窗口和行缓冲区。使用HDL Coder生成VHDL或Verilog RTL用于建模和模拟控制功能。
自动缓冲行以创建用于边缘检测的ROI窗口。
帧到像素块，用于将图像帧转换为带有控制信号的像素流，以供硬件处理。
使用基于帧的算法验证流硬件实现。
HDL和FPGA协同仿真
使用高密度脂蛋白校验™通过RTL仿真或在连接到MATLAB或Simulink测试环境的FPGA开发工具包上验证硬件子系统。
HDL Verifier支持使用Xilinx, Intel和Microsemi FPGA板的FPGA在环验证。
带有实时视频输入的原型平台
您的视觉处理应用程序原型下载Vision HDL工具箱支持包Xilinx®Zynq®的硬件并使用HDL编码器和嵌入式编码器®从MATLAB或Simulink实现中生成代码。
在具有真实视频输入的FPGA硬件上设计原型。
生产部署
使用HDL Coder从硬件子系统模型生成高质量的、与目标无关的RTL和AXI接口。
使用SoC互连接口生成代码。
FPGA的视觉处理
观看这个由五部分组成的系列视频，介绍了将视觉应用程序定位到fpga进行原型设计和生产的关键概念和工作流程。
产品资源:
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