FPGA、ASIC和SoC发展
自动化workflow-from算法开发硬件设计和验证
使用MATLAB®和仿真软件®开发原型和生产应用程序部署在FPGA、ASIC、SoC设备。MATLAB仿真软件,您可以:
模型和模拟数字、模拟和软件在一个高层的抽象。
使用自动转换为定点指导,对任何目标设备或生成本机浮点操作。
分析硬件和软件体系结构建模的记忆,公交车,和I / o。
生成优化、可读性和可追踪的硬件描述语言(VHDL)®或Verilog®数字逻辑的实现。
生成processor-optimized C / c++代码针对嵌入式处理器。
验证你的算法运行在一个高密度脂蛋白模拟器或在一个FPGA或SoC设备连接到您的MATLAB和Simulink仿真试验台。
2022世界杯八强谁会赢?产品FPGA、ASIC和SoC发展
主题
建模与仿真
- 使用仿真软件对HDL代码生成模板(高密度脂蛋白编码器)
使用仿真软件模型对HDL代码生成模板创建高效的硬件设计。 - 使用模板创建SoC模型(SoC Blockset)
使用仿真软件项目模板创建SoC模型。 - 无线通信设计asic fpga,出类拔萃(高密度脂蛋白编码器)
为硬件设计无线通信算法通过使用无线HDL工具箱™块。 - 为FPGA实现数字下变频器(DSP HDL工具箱)
设计一个数字下变频器(DDC)对fpga LTE。 - 高密度脂蛋白OFDM接收机(无线HDL工具箱)
实现OFDM-based无线接收机对硬件进行了优化。 - MATLAB视觉算法转换为Hardware-Targeted仿真软件模型(视觉HDL工具箱)
创建一个hardware-targeted设计仿真软件,实现了同样的行为作为一个MATLAB设计参考。
验证
- 开始使用仿真软件HDL Cosimulation(高密度脂蛋白校验)
建立一个高密度脂蛋白在仿真软件验证器使用Cosimulation™应用程序向导®环境。 - FPGA-in-the-Loop模拟(高密度脂蛋白校验)
FPGA-in-the-loop (FIL)模拟提供了使用MATLAB仿真软件或软件测试设计能力在实际硬件的任何现有的HDL代码。 - 数据采集流程(高密度脂蛋白校验)
捕获信号的数据设计运行在一个FPGA。 - 使用JTAG-Based AXI访问FPGA内存管理器(高密度脂蛋白校验)
使用JTAG-based AXI经理访问连接到FPGA的记忆。 - UVM组件发电概述(高密度脂蛋白校验)
生成一个通用的验证方法(UVM)环境中从一个仿真软件模型。 - 生成SystemVerilog DPI组件(高密度脂蛋白校验)
从模型生成DPI组件,并探索各种配置参数。
代码生成和部署
- 基本的HDL代码生成工作流(高密度脂蛋白编码器)
按照工作流HDL代码生成和FPGA合成从MATLAB和Simulink仿真算法。 - 部署模型AXI-Stream界面Zynq工作流(高密度脂蛋白编码器)
使用AXI4-Stream接口启用高速处理器和FPGA Zynq之间的数据传输®硬件。 - 自定义的IP核心代(高密度脂蛋白编码器)
生成一个自定义的IP核心从一个模型或算法使用HDL工作流顾问。 - 开始使用HDL工作流命令行界面(高密度脂蛋白编码器)
使用高密度脂蛋白HDL工作流从命令行运行工作流顾问和出口到脚本选择。 - 使用SoC Builder生成的设计(SoC Blockset支持包Xilinx设备)
生成一个SoC设计和运行它在目标硬件板使用SoC建设者工具。 - 在FPGA原型深入学习网络和SoC设备(深度学习HDL工具箱)
加速原型、部署定制的设计验证和迭代深入学习网络上运行通过使用一个固定的比特流dlhdl.Workflow
对象。