Filter Design HDL Coder™生成可合成的,便携的VHDL®和Verilog®用MATLAB设计的定点滤波器实现代码®在fpga或asic上。它自动创建VHDL和Verilog测试台,用于模拟、测试和验证生成的代码。
开始:
Filter Design HDL Coder™集成DSP System Toolbox™,提供统一的设计和实现环境。您可以从MATLAB设计过滤器和生成VHDL和Verilog代码®命令行或从DSP系统工具箱使用过滤器设计器应用程序或过滤器生成器应用程序。
Filter design HDL Coder的设计入口输入是一个量化的过滤器,您可以通过以下两种方式之一创建:
HDL Coder支持几个重要的过滤器结构,包括:
离散时间有限脉冲响应,包括对称结构,反对称结构和转置结构
二阶截面无限脉冲响应(SOS),包括直接形式I、II和转置结构
多重速率的过滤器其中包括级联积分器-梳式(CIC)插拔器、直接形式FIR和转置FIR多相插拔器、FIR保持和线性插拔器以及FIR多相采样速率转换器结构
分数延迟滤波器,其中包括法罗结构
滤波器设计HDL Coder可以从级联的多速率和离散时间滤波器生成HDL代码。这些单速率和多速率滤波器结构都支持定点和浮点(双精度)实现。此外,FIR结构支持无符号不动点系数。
您可以从过滤器设计器应用程序或过滤器构建器应用程序为定点过滤器生成VHDL或Verilog代码。当从任一应用程序生成HDL代码时,您可以设置HDL生成选项以指定实现架构、选择端口数据类型、插入管道寄存器等。其他选项允许您为过滤器HDL设计生成和配置测试台架。
滤波器设计HDL Coder基于选项设置或属性名称和属性值对为量化滤波器生成滤波器和测试台架HDL代码。这些设置可以让你:
- 语言元素名称
- 指定端口参数
- 使用高级HDL编码功能
所有属性都有默认设置。您可以通过使用过滤器设计和分析应用程序或过滤器生成器应用程序调整设置来定制HDL输出。这些应用程序允许您设置与以下相关的属性:
- HDL语言规范
- 文件名和位置规范
- 重置规范
- HDL代码优化
- 试验台定制