Xilinx Zynq平台的HDL编码器支持包

的FPGA部分生成代码ZynqSoC

Xilinx的HDL Coder™支持包^®Zynq^®平台支持生成IP核，可以使用Xilinx Vivado集成到FPGA设计中^®或Xilinx ISE。与…结合使用时嵌入式编码器^®Xilinx Zynq平台支持包，该解决方案可以编程Xilinx Zynq SoC使用C和HDL代码生成。硬件/软件协同设计工作流涵盖模拟、原型、验证和实现。

设置和配置

下载并安装与第三方EDA工具和支持硬件一起使用的支持包

硬件-软件协同设计基础

了解软硬件协同设计工作流，以及如何使用workflow Advisor在SoC平台上运行算法

建模

在Simulink中建模你的算法^®通过使用映射到AXI4- stream、AXI4- stream Video或AXI4 Master接口的简化协议

自定义IP核生成

从DUT生成HDL IP核，用于部署到默认的系统参考设计或在电路板上注册的自定义参考设计

自定义板和参考设计

为Xilinx Zynq平台定义和注册定制参考设计或定制板

部署与验证

创建包含用户编程的比特流，并下载到Xilinx Zynq平台