显示

显示输入值

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库:
模型/下沉
HDL编码器/接收器

描述

的显示块显示输入数据的值。您可以指定显示的频率。对于数字输入数据，还可以指定显示格式。

如果块输入是数组，则可以垂直或水平地调整块的大小，以显示除第一个元素以外的其他元素。如果块输入是一个矢量，则块按顺序从左到右、从上到下添加显示字段。该块显示尽可能多的值。黑色三角形表示块没有显示所有输入数组元素。

的显示块显示向量信号的前200个元素和矩阵信号的前20行和10列。

请注意

如果指定的数字显示格式不够大，无法显示值的所有数字，则显示的值可能会失去精度。结果取决于您的计算机硬件和操作系统。

显示的缩写

下面的缩写出现在显示块，以帮助您识别值的格式。

当你看到…	显示的值是…
`(SI)`	存储的整数值请注意 `(SI)`当信号为整数数据类型时不出现。
`十六进制`	以十六进制格式
`箱子`	在二进制格式
`10月`	八进制格式

显示字符串

当处理字符串时，显示块显示:

带有双引号的字符串。
例如，换行符等特殊字符显示为转义序列' \ n '．
例如，作为转义八进制数的不可显示字符“201 \”．

如果传入信号是字符串类型，则数字显示格式参数选择不影响字符串的显示。

港口

输入

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`Port_1`——输入数据
标量|向量

输入数据以显示。

数据类型:单|双|一半|int8|int16|int32|int64|uint8|uint16|uint32|uint64|字符串|布尔|不动点|枚举

参数

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`数字显示格式`-格式化显示数字输入数据
`短`(默认)|`长`|`short_e`|`long_e`|`银行`|`十六进制(存储整数)`|`二进制(存储整数)`|`小数(存储整数)`|`八进制(存储整数)`

指定出现的数值数据的格式。

如果您选择…	块显示……
`短`	具有固定小数点的5位缩放值
`长`	具有固定小数点的15位缩放值
`short_e`	带有浮动小数点的5位数值
`long_e`	带有浮动小数点的16位值
`银行`	固定的美元和美分格式的值(但不带$或逗号)
`十六进制(存储整数)`	以十六进制格式存储的定点输入的整数值
`二进制(存储整数)`	以二进制格式存储的定点输入的整数值
`小数(存储整数)`	以十进制格式存储的定点输入的整数值
`八进制(存储整数)`	以八进制格式存储的定点输入的整数值

如果数字输入到a显示块具有枚举数据类型(参见仿真软件枚举而且定义模型的枚举)：

该块显示枚举值，而不是底层整数的值。
设置数字显示格式任何一个存储整数“设置”会导致错误。

如果传入信号是字符串类型的，则选择数字显示格式参数不影响字符串的显示。

编程使用

块参数:格式

类型:特征向量

默认值:“短”

`大量毁灭`——显示率
`1`(默认)|`整数`

指定显示数据的频率。

出现的数据量和数据出现的时间步骤取决于大量毁灭块参数和SampleTime财产。

的大量毁灭参数使您能够在每nth样本,n是抽取因子。默认的大批杀害,1，显示每个时间步的数据。

请注意

显示块在初始时间更新其显示，即使大量毁灭Value大于1。
的SampleTime属性，您可以使用该属性进行设置set_param，使您能够指定显示点的采样间隔。当您使用变步长求解器，其中时间步长之间的间隔不相同时，此属性非常有用。默认采样时间，－1，导致块在确定要显示的点时忽略采样间隔。

请注意

如果块继承的样本时间为正,大量毁灭参数被忽略。

编程使用

块参数:大量毁灭

类型:特征向量

价值观:' 1 '|整数

默认值:' 1 '

`浮动显示`——浮动显示
`从`(默认)|`在`

若要将该块用作浮动显示，请选择浮动显示复选框。块输入端口消失，块显示选定行的信号值。

如果您选择浮动显示：

关闭模型的信号存储重用。看到信号存储重用(仿真软件编码器)为更多的信息。
不要将多维信号连接到浮动显示器。

编程使用

块参数：浮动

类型:特征向量

值：“上”|“关闭”

默认的：“上”

模型的例子

模拟自动气候控制系统

使用Simulink®和Stateflow®模拟汽车中的自动气候控制系统。在“摄氏温度的用户设定值”块中，输入汽车所需的空气温度值。

开放模式

和块重新排序输入

Sum块如何对输入重新排序。

开放模式

库仑和粘性摩擦块的标量膨胀

库仑与粘性摩擦块的标量输入模型，该模型使用标量展开来输出矢量。

开放模式

块特征

数据类型	`布尔`\|`双`\|`枚举`\|`不动点`\|`一半`\|`整数`\|`单`\|`字符串`
直接引线	`是的`
多维信号	`没有`
适应信号	`是的`
讨论二阶导数过零检测	`没有`

扩展功能

C / c++代码生成
使用Simulink®Coder™生成C和c++代码。

忽略代码生成。

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

该块可用于生成HDL代码的子系统中的模拟可见性，但不包括在硬件实现中。

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