检查静态范围

检查信号是否在固定的振幅范围内

库:
Simulink /模型验证
HDL编码器/模型验证

描述

的检查静态范围块检查输入信号的每个元素在每个时间步上都落在相同的振幅范围内。的上界而且下界参数定义范围的上界和下界。然后，块在比较后执行断言。如果信号落在边界内，则断言为真正的(1)block什么也不做。如果不是，块停止模拟并默认返回一个错误消息。

输入信号和边界可以是标量、向量或矩阵。三者必须是相同的数据类型。该块根据信号的不同将输入值与边界进行不同的比较。

当标量与向量或矩阵比较时，块将标量与非标量输入信号或边界的每个元素进行比较。
当将向量或矩阵信号与其他向量或矩阵进行比较时，块将输入信号与边界元素逐一进行比较。
对于有多个向量或矩阵输入信号或上界的模型，这些向量或矩阵必须具有相同的维数。

港口

输入

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`Port_1`-根据范围检查输入信号
标量|向量|矩阵

控件指定的范围内检查输入信号上界而且下界参数。

数据类型:一半|单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|布尔|不动点|枚举

输出

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`Port_1`-断言输出信号
标量

输出信号为真正的(1)如果断言成功，和假(0)如果断言失败。如果，在“配置参数”窗口的数学和数据类型节,在先进的参数，选择将逻辑信号实现为布尔数据，则输出数据类型为布尔．否则，信号的数据类型为双．

依赖关系

若要启用此输出端口，请设置输出断言信号参数复选框。

数据类型:双|布尔

参数

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`上界`-与输入信号比较的上界
标量|向量|矩阵

指定输入信号的振幅范围的上限。

编程使用

参数:马克斯

类型:字符串标量或字符向量

默认值:“0”

`包容性上边界`—将上界包含在范围内
`在`(默认)|`从`

选中此复选框可使有效输入振幅的范围包括下限。

编程使用

参数:min_included

类型:字符串标量或字符向量

价值观:“上”|“关闭”

默认值:“上”

`下界`-较输入信号的下界
标量|向量|矩阵

指定输入信号的振幅范围的下限。

编程使用

参数:最小值

类型:字符串标量或字符向量

默认值:“0”

`包含下界`-将下限包含在范围内
`在`(默认)|`从`

选中此复选框可使有效输入振幅的范围包括下限。

编程使用

参数:min_included

类型:字符串标量或字符向量

价值观:“上”|“关闭”

默认值:“上”

`启用断言`—启用或禁用check
`在`(默认)|`从`

清除此参数将禁用该块，并导致模型的行为就像该块不存在一样。若要启用或禁用所有验证块，不论该选项的设置，请进入“配置参数”窗口，单击诊断>数据的有效性，展开先进的参数节和集模型验证块启用来让所有或禁用所有．

编程使用

参数:启用

类型:字符串标量或字符向量

价值观:“上”|“关闭”

默认值:“上”

`断言失败时的模拟回调(可选)`当断言失败时计算的表达式
`＂＂`(默认)| MATLAB表达式

指定一个MATLAB^®表达式在断言失败时求值。因为表达式是在MATLAB工作空间中求值的，所以在该工作空间中定义表达式中使用的所有变量。

依赖关系

若要启用此参数，请选择启用断言参数。

编程使用

参数:回调

类型:字符串标量或字符向量

默认值:＂＂

`当断言失败时停止模拟`—检测失败时是否停止仿真
`在`(默认)|`从`

选中此参数表示检查失败时停止模拟。清除此参数以显示警告并继续模拟。

编程使用

参数:stopWhenAssertionFail

类型:字符串标量或字符向量

价值观:“上”|“关闭”

默认值:“上”

`输出断言信号`-创建输出信号
`从`(默认)|`在`

选择此参数将启用输出端口。

编程使用

参数:出口

类型:字符串标量或字符向量

价值观:“上”|“关闭”

默认值:“关闭”

`选择图标类型`-选择图标类型
`图形`(默认)|`文本`

指定块图标的样式。的图形选项显示图标上断言条件的图形表示。的文本选项显示表示断言条件的数学表达式。

编程使用

参数:图标

类型:字符串标量或字符向量

价值观:“图形”|“文本”

默认值:“图形”

模型的例子

用检查静态范围块检查信号范围

使用Check Static Range块，您可以根据块参数中定义的值检查信号振幅的上下限。

开放模式

块特征

数据类型	`布尔`\|`双`\|`枚举`\|`不动点`\|`一半`\|`整数`\|`单`
直接引线	`没有`
多维信号	`是的`
适应信号	`没有`
讨论二阶导数过零检测	`没有`

扩展功能

C/ c++代码生成
使用Simulink®Coder™生成C和c++代码。

有关如何动态仿真模块^®编码器™生成的代码处理模型验证块，参见配置调试模型(仿真软件编码器)．

不建议用于生产代码。

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的额外配置选项。

高密度脂蛋白架构

该块检查每个输入信号元素在模拟过程中的每个时间步是否落在相同的振幅范围内，但它不包含在生成的代码中。

检查静态范围

描述

港口