设计和评估简单锁相环模型

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这个例子展示了如何使用参考体系结构设计一个简单的锁相环(PLL)，并使用PLL测试台对其进行验证。

锁相环是一种频率合成器系统，它产生的输出信号的相位取决于其输入信号的相位。在最简单的形式下，锁相环由相位/频率检波器(PFD)、电荷泵、回路滤波器、压控振荡器(VCO)和反馈回路中的时钟分频器组成。PFD和电荷泵一起产生一个与其两个输入信号的相位差成比例的误差信号。环路滤波器去除了驱动VCO的错误信号的高频成分。VCO的输出通过时钟分压器馈送到PFD的输入，产生一个负反馈循环。

混合信号块集™提供了设计简单锁相环模型的参考体系结构和测试台，以验证所设计的模型满足设计规范。

建立锁相环测试台模型

打开模型simplePLL作为支持文件附加到这个示例中。该模型由一个带单模预估器的整数N锁相环和一个锁相环测试台块组成。

open_system (“simplePLL.slx”）

锁相环规格和减值

使用的数据表Skyworks SKY73134-11设计锁相环系统锁定在2.8 GHz。

双击“Integer N PLL with Single Modulus precaler”块，打开“块参数”对话框，并验证这些设置PFD而且电荷泵选项卡。*在电荷泵选项卡,输出电流被设置为2.7妈的死区补偿而且输入阈值参数保持默认值。

在VCO选项卡,VCO的敏感性被设置为20.MHz / V。的免费的运行频率略低于目标锁定频率，并设置为2.78GHz。的相位噪声频率偏移被设置为[100e3 1e6 3e6 10e6]赫兹和相位噪声电平(dBc/Hz)被设置为[−108−134−145−154]dBc / Hz。