高密度脂蛋白编码器

Générer du code VHDL et Verilog pour les设计FPGA和ASIC

需求者不需要报酬

需求者不存在

HDL Coder™permet le design de haut niveau pour les FPGA, SoC et ASIC en générant du code Verilog^®等硬件描述语言(VHDL)^®便携式等synthétisable à partir函数MATLAB^®， de modèles Simulink^®状态流^®．Vous pouvez utiliser le代码HDL généré pour la编程FPGA, le原型ASIC等设计和生产。

高密度脂蛋白编码器的理解unouttil de conseil pour ce工作流程qui automation le原型du代码généré sur les cartes Xilinx^®,英特尔^®et Microchip et génère des ceure IP pour les工作流ASIC et FPGA。Vous pouvez optimiser la vitesse et la surface, mettre en évidence les chemins批评et générer des估计de l' utilization des avant la synthèse。HDL Coder assure la traçabilité entre les modèles Simulink et le code Verilog et VHDL généré， ce qui permet de vérifier le code pour les applications de haute intégrité respectant la normme DO-254 ainsi que d' aures normes。

Présentation de HDL编码器

Diagramme d'architecture硬件pour un algorithm de détection d' impulse。

设计硬件de haut niveau

孔塞维兹选民sous-système精选帕尔米加300集团仿真软件等MATLAB函数相容物avec le HDL;图表Stateflow， des modèlesSimscape™et des réseaux de深度学习。Simulez le交通硬件de votre设计，探索des架构替代等générez du代码VHDL ou Verilog synthétisable en utilant des types de données à virgule fixe ou flottante, ou une组合des deux。

文档|例子

图解说明les工作流程synthétisables de HDL vers FPGA et ASIC。

Ciblage indépendant du fournisseur

Générez du RTL synthétisable optimisé pour les FPGA desprincipaux fournisseurset utilisez-le également pour les ASIC。Réutilisez les mêmes modèles pour la génération de code deprototypageet de生产．

文档|例子

Tracé de la vitesse en function de la surface pour diverses options d'implémentation。结构entièrement parallèles等管道倾倒未经过滤FIR。

优化设计

explore une grande variété d'architectures硬件et d'options de quantification en virgule fix avant de vous engager dans une implémentation RTL。利用最优化Synthèse de haut妮沃资源的分配，流水线等équilibrage，资源的分配效率，逻辑的分配效率，DSP和RAM。

文档|例子

Cartes de développement avec des FPGA Xilinx, Microchip et Intel。

Cartes basées sur des FPGA

Générez du code RTL qui se满足通信效率avec des cartes FPGA etSoC 赛灵思公司，英特尔等微芯片．法国entrées法国飞机登记簿和法国飞机登记簿和法国飞机登记簿支持包硬件Pour les cartes les plus courantes, ou définissez votre propre design de référence personnalisé。

文档|例子

Étapes du processsus de ciblage des算法MATLAB et Simulink sur des ASIC。

工作流ASIC

孔塞维兹等vérifiez votre建筑等vos fonctionnalités硬件De haut niveau dans le contte De votre système mixte analogque, numérique et logiciel。Générez du RTL avec une qualité de résultat (QoR) élevée ou générez du SystemC synthétisable à utiliser avec节奏^®层云HLS．

文档|例子

Une image fixd 'une caméra de tableau de bord avec un modèle Simulink pour le traitement vidéo et un analyseur logque。

开发署d 'applications

孔塞维兹通信算法sous-systèmes和问题集团无线HDL工具箱™， ou développez des implémentations en streaming d'algorithmes de traitement de la vision avec视觉HDL工具箱™．Implementez desSystèmes de contrôle motor复合物à故障延迟。

例子(通信，愿景，controle moteur）

图d'un工作流de haut niveau pour la转换trames/échantillons automatisée。

硬件设计

Développez des algorithm qui function efficement sur des données en streaming。Ajoutez les détails de l'architecture硬件grâce à des blocs Simulink, des blocs de MATLAB函数personnalisés et des diagram Stateflow compatibles avec le HDL。

文档|Tutoriel

Cartes d'E/S FPGA Speedgoat superposées à un modèle Simulink représentant un bloc FPGA。

模拟et测试温度réel

Ciblez莱斯模块d'E/S FPGA可编程的SpeedgoatEt les modules tiers similaires en utillil 'outilHDL工作流顾问， et simulez-les avec仿真软件实时™．Utilisez la génération de代码HDL à纯种的浮舟土著Afin de simplifier les workflow pour le prototype de haute précision。

文档|例子

验证anticipee

用高密度脂蛋白校验™pour vous保险商que le code RTL que vous avez généré function comme il se doit dans son context système。Vérifiez le code HDL généré avec des bancs d’essai MATLAB et Simulink en utilant la cosimulation avec lesprincipaux simulateurs HDL．Utilisez les测试fpga在环倒vérifier l'implémentation de votre设计sur lescartes de développement FPGA．

文档|例子

资源产品:

文档例子视频配置requise 注释函数集团文章的技术

飞利浦医疗保健développe un sous-système numérique射频智能倒les systèmes d'IRM

«Simulink助手les architectes système et les designers硬件à公报。Il représente un language commun qui nous permet d'échanger des信息，des idées et des设计。Simulink et HDL Coder nouous permeent de nous concentrer sur le développement des算法等élaboration de notre design par la仿真，plutôt que sur la vérification de la syntax VHDL et des règles de codage。»
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