主要内容

生成IP核英特尔SoC平台动态仿真模块

生成IP核

生成一个自定义IP核来瞄准Altera®强热带风暴®V SoC开发工具包或Arrow®SoC Kit开发板:

  1. 打开HDL工作流顾问。

  2. 在设定目标>设置目标设备和合成工具任务,为目标工作流程中,选择IP核生成。

  3. 为目标平台，在下拉列表中选择硬件目标，单击运行此任务：

    • Altera Cyclone V SoC开发套件- Rev.C

    • Altera Cyclone V SoC开发套件- Rev.D

    • 箭头插座开发板

    如果在列表中没有看到目标硬件，请选择得到更多的下载目标支持包。

  4. 在设定目标>设置目标接口任务，选择目标平台接口对于每个端口，然后单击应用。

    您可以将每个被测设备端口映射到以下接口之一:

    • AXI4:使用此从接口连接到支持突发数据传输的组件。HDL编码器™生成内存映射寄存器，并为映射到此接口的端口分配地址偏移量。

    • 外部端口:使用外部接口连接FPGA外部IO引脚，或连接其他带外部接口的IP核。

      连接到FPGA外部IO引脚，为位范围/地址/ FPGA引脚，输入引脚名称的单元格数组。如果不以单元阵列格式输入引脚名称，则在嵌入式系统工具项目中外部端口将保持未连接状态。例如，您可以输入:{' y10 '， ' a10 '， ' b10 '， ' d10 '}。

    • 特定于单板的接口，例如通用led,或开关。使用这些外部接口连接到FPGA板上的外部IO引脚。

      在生成的IP核中，这些端口为通用外部端口。在后面的步骤中，如果您使用HDL Workflow Advisor将生成的IP核与Qsys项目中的嵌入式软件集成，则编码器将这些端口连接到特定于板的FPGA引脚。

  5. 在生成RTL代码和IP核任务:

    • IP核文件夹: HDL Coder在显示的输出文件夹中生成IP核文件，包括HTML文档。

    • IP存储库:如果有IP存储库文件夹，请手动或使用浏览按钮。编码器将生成的IP核复制到IP存储库文件夹中。

    • 其他源文件:如果您在设计中使用黑盒界面来包含现有的Verilog®或硬件描述语言(VHDL)®代码，输入文件名。手动输入每个文件名，用分号(；)，或使用添加按钮。

    • 生成IP核报告:启用此选项为IP核生成HTML文档。

  6. 如果您想在其他HDL Workflow Advisor任务中设置选项，请设置它们。

  7. 右键单击生成RTL代码和IP核任务和选择运行到选定任务。

    单击消息窗口中的链接，查看IP核报表。

要了解有关自定义IP核生成的更多信息，请参见自定义IP核生成。

自定义IP核生成的要求和限制

生成自定义IP核:

  • DUT必须是一个原子系统。

  • DUT不能包含Altera DSP Builder高级模块。

  • 如果您的目标语言是VHDL，则DUT不能包含模型引用。

将DUT端口映射到AXI4接口:

  • 端口的位宽必须小于等于32位。

  • 端口必须为标量。

  • 在协同处理-阻塞处理器/FPGA同步模式下，端口必须为单速率。

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