Die Vision HDL工具箱™bietet像素流式算法zur Entwicklung和Implementierung von视觉系统auf fpga和asic。Sie stellt in entwicklunsframework bereit, das eine Vielzahl an Schnittstellentypen, Framegrößen und Frameraten unterstützt。Die Algorithmen für Bildverarbeitung，视频和计算机视觉in der Toolbox verwenden eine Architektur, Die sich für HDL-Implementierungen eignet。
Die Algorithmen in der Toolbox sind dafür konzipiert, lesbaren, syntisierbaren代码在VHDL®和Verilog®zu generieren (mithilife von HDL Coder™)。Der generierte HDL-Code ist auf fpga erprobt für Framegrößen bis zu einer Auflösung von 8k und für视频mit höherer帧速率(hfr -视频)。
模具工具箱funktionen stehen als MATLAB®Funktionen，系统对象™和als Simulink®-Blöcke zur Verfügung。
现在beginnen:
Automatisiertes。
开始Sie die Erstellung Ihres automatisierten Fahrsystems mit auf Hardware erprobten Subsystemen für die Fahrspurerkennung, die Schlaglocherkennung und die Berechnung der Stereo-Disparität。
Merkmalerkennung
Erfahren Sie, wie Sie Merkmalerkennungstechniken mit流式硬件实施者können, um Anwendungen für Überwachung，对象跟踪，industrielle Inspektionen und andere Aufgaben zu entwickeln。
Kamerapipeline
开始Sie mit der Erstellung der Bildaufbereitungs-Hardware, indem Sie Beispiele für die Rauschunterdrückung, die Gammakorrektur und histogram - implementierungen verwenden。
Bildaufbereitung für eine FPGA-Anwendung zur Kantenerkennung。
Hardwarebeschleunigte Bildverarbeitung
模型和模拟的效率硬件实现的bildvererbetingtingalgorithm, wie Konvertierungen，过滤，形态学和统计学。Generieren Sie dann mit HDL Coder合成VHDL- oder Verilog-RTL-Code。
HDL-kompatibler Edge Detector-Block und seine konfigurierbaren参数。
Verarbeitung von mehrenen Pixeln per Taktfrequenz
Verarbeiten Sie 4k, 8k oder视频mit hoher帧率祖FPGA-Taktfrequenzen, indem Sie平行Datenströme von 4 oder 8 Pixeln angeben。Die grundlegende Hardwareimplementierung wwid automatisch aktualisiert, um模具仿真和Codegenerierung mit der angegebenen Parallelisierung zu unterstützen。
Geben Sie die Verarbeitung von bis zu 8 Pixeln parallel an。
Integrierte Hardwaredatenverwaltung
Verwenden Sie Blöcke der Vision HDL Toolbox, um stream - eingabedaten automatisch zu verwalten, wie Steuersignale, Fenster für Bereiche von Interesse(区域兴趣，ROI)， sowie Zeilenpuffer。Verwenden Sie HDL编码器，嗯VHDL- oder Verilog-RTL-Code für die Steuerungsfunktionalität zu generieren, die Sie modellieren und simulieren。
自动的普夫隆von Zeilen，嗯ein ROI-Fenster für die Kantenerkennung zu erstellen。
帧与像素
Konvertieren Sie Videodaten mit vollständigen frame in einen Stream von Pixel mit Steuersignalen, um Sie auf Hardware zu verarbeiten。Konvertieren Sie dann die Ausgabe der Streaming-Hardware in Frames, um Sie anhand Ihres referenzalgorithm zu verification。
帧到像素- block zur Konvertierung von Bild-Frames in einen Stream von Pixel mit Steuersignalen zur Verarbeitung auf Hardware。
Beispiele und Vorlagen für模具验证mit MATLAB和Simulink
Erfahren Sie, wie Sie mit Ihren算法和测试图像处理工具箱™和der计算机视觉系统工具箱™Ihre Hardwareimplementierung überprüfen können。
验证流-硬件-实现-框架-基础算法。
Kosimulation mit HDL和FPGA
Verwenden您高密度脂蛋白校验™， um Ihr硬件-子系统über eine rtl -仿真指令mit einem FPGA-Entwicklungskit zu验证，das mit Ihrer Testumgebung von MATLAB oder Simulink verbunden ist。
HDL验证器unterstützt die fpga -in- loop - verification mit FPGA-Platinen von Xilinx, Intel和Microsemi。
原型平台mit直播视频
老Sie原型für Ihre Bildverarbeitungsanwendung, indem Sie dasVision HDL工具箱支持包für Xilinx®Zynq®-basierte硬件herunterladen sowie HDL编码器和嵌入式编码器®verwenden, um代码aus Ihrer MATLAB- oder Simulink-Implementierung zu generieren。
Erstellung von原型Ihres设计auf fpga硬件mit realen Videoeingaben。
Bereitstellung in der production
Verwenden Sie HDL编码器，嗯hochwertigen, zielunabhängigen RTL-Code和axis - schnittstellen aus Ihren硬件子系统modellen zu generieren。
通用代码mit soc -互连- schnittstellen。
Bildverarbeitung für FPGA
Sehen Sie siich diese fünfteilige Videoreihe an, in der wesentliche Konzepte und under Workflow für die Bereitstellung von Bildverarbeitungsanwendungen auf fpga für原型制作vorgestellt werden。
Produktressourcen:
Bildverarbeitung für FPGA
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