自上而下的合作
在过程的早期将多种技能集合在一起
随着无线标准和基础设施的发展，新的系统和硬件必须在快速的时间轴下开发。传统的工作流程划分了职责并依赖于规范文档，阻碍了按期交付新产品所需的多学科协作。2022世界杯八强谁会赢？
已启用使用MathWorks诺基亚采用基于模型的设计，并使用模型作为通信和自动化的通用语言。
关键的外卖
- 支持多个领域专家之间的协作
- 模拟系统级行为，以尽早发现和消除代价高昂的问题
- 通过更广泛的架构探索来提高质量
了解更多关于基于模型的设计
- 采用基于模型的FPGA、ASIC和SoC开发设计
FPGA原型没有VHDL/Verilog专业知识
目标和调试FPGA原型硬件直接从MATLAB和Simulink
在FPGA或软件定义无线电(SDR)硬件平台上对无线通信算法进行原型设计，可以提供对实际操作条件下性能的早期洞察，并且通常作为项目向生产开发发展的关键演示检查点。传统的原型工作流程给稀缺的硬件设计工程师带来了沉重的负担，使用MATLAB®和仿真软件®使通信和DSP工程师在创建和调试FPGA原型时更加自给自足。这种方法的结果是更快的迭代，以更少的时间和精力得到一个工作原型。
在建模和模拟您的系统级算法之后，您可以增量地添加实时原型硬件元素。首先将MATLAB和Simulink连接到原型收发器，用实时的空中输入/输出进行模拟。即使在部署到原型设备时，您也可以在完整的现场测试之前保持与MATLAB和Simulink的连接进行分析和调试。您可以使用Xilinx通信工具箱™支持包®Zynq®的电台或者为您的定制板自己构建此功能。
虽然针对FPGA硬件没有捷径，但指导和自动化使其更容易实现。定点设计器自动化量化过程，帮助您平衡效率和准确性。HDL Coder™工作流顾问管理的过程，从帮助准备您的设计目标一直到FPGA实现。
原型设计引入了意想不到的现实影响，如干扰，这可能导致设计故障或比预期执行得更差。您可以使用MATLAB和带有HDL验证器的Simulink与直接连接的设备分析和调试这些问题，或通过捕获空中波形在仿真中使用。
“这个项目由四个人完成，耗时九个月。根据我们的估计，与开始时不使用MATLAB相比，我们节省了大约50-70%的时间手动编写Verilog或VHDL代码”。
米哈伊尔•Galeev英特尔
关键的外卖
- 迭代并更快地获得可运行的原型
- 提高在数字硬件上创建原型的能力
- 在MATLAB和Simulink中进行分析和调试
申请免费试用
- 尝试在基于fpga的开发工具包上为您的下一个项目原型设计HDL Coder。
Hardware-Proven设计知识产权
通过使用基于标准的算法的可配置硬件实现，加快项目进度
无线通信严重依赖标准信号协议、调制/解调方案和纠错编码，以确保系统和设备的互操作性。在大多数情况下，这个标准功能不会使您的应用程序与众不同，但是您仍然需要将它集成到您的FPGA或ASIC中。使用经过验证的知识产权(IP)可以节省工程师的时间和精力，这样他们就可以专注于开发和实现独特的功能。
参考应用
使用现成的基于标准的功能或为您的系统进行定制
许多连接到5G和LTE网络的应用需要从获取信号信息开始，例如寻找最强的小区，检测主和次同步信号(PSS/SSS)，恢复主和系统信息块(MIB/SIB)。无线HDL工具箱™包括这些子系统的经过硬件验证的白盒实现，因此您可以将它们插入到您的设计中，或使用您可能需要的任何定制功能修改它们。
IP块
配置包含的定点硬件型号
无线通信所依赖的算法，如FFT、LDPC、Polar和Turbo码，要在硬件上高效、正确地实现，需要花费大量的时间和精力。在自顶向下的工作流中，您可以使用这些现成的块来构建您的设计。模拟它们的硬件行为，快速调整许多关键算法参数，然后生成可合成的RTL。
自上而下的验证工作流程
重用更高抽象的模型来验证实现
在传统的工作流程中，工程师根据MATLAB开发的算法编写规范文档。使用MATLAB和Simulink的自顶向下工作流通过每个细化步骤保持连接。您可以使用相同的合成或捕获波形来驱动基于框架的黄金参考算法和样本流硬件实现，并直接比较结果。
“这种方法为我们节省了至少一年的工程工作，并使我能够完整的实现而不需要再雇佣一个数字工程师。”
Matthew Weiner, RF Pixels
关键的外卖
- 通过使用经过验证的IP，可以节省硬件设计和验证的时间和精力
- 将您的硬件工程资源集中在您独特的功能上
- 从高抽象的无线设计IP验证、调整和生成代码
了解更多
- 在无线HDL工具箱中探索参考应用程序和设计IP块。
用于硬件设计和验证的代码生成
探索和模拟硬件架构，然后自动生成特定于项目的RTL和验证组件
依靠规范文档来沟通功能意图暴露了疏忽和假设带来的风险，并使其难以适应变化。自顶向下的工作流用硬件实现体系结构改进高级算法，使探索更多选项变得容易，然后进行高级验证。从那里，您可以直接生成代码和模型，以开始生产硬件设计和验证。
算法和硬件工程师之间的协作
硬件工程师可以在可视化环境中与通信和DSP工程师协作，使他们的算法具有并行性、定时和定点量化，从而有效地映射到硬件，同时产生足够精确的结果。结果是一个易于遵循的模拟模型，您可以从中生成用于下游设计和验证的代码。
独立于目标的HDL代码生成
经过从算法到定点硬件架构的迭代细化，可以自动生成可读可合成的VHDL®或Verilog®RTL。为您的项目需求和目标设备定制RTL，并灵活地适应更改。
SystemVerilog验证组件生成
通过从MATLAB或Simulink算法和测试生成SystemVerilog DPI或UVM验证组件，您可以开始连接算法和硬件开发。自动验证模型的生成使数字算法的变化能够在模拟实现中快速更新以进行模拟，反之亦然。
“通过在设计过程早期评估系统性能，我们改善了团队之间的沟通，减少了开发时间，并降低了风险。”
日立
关键的外卖
- 通过探索广泛的硬件架构选项来提高质量
- 快速适应变更并为新需求重新生成代码
- 生成模型以加快验证环境的创建
了解关于代码生成的更多信息
- 生成5G波形用于SystemVerilog验证。
您也可以从以下列表中选择网站: