Deep Learning HDL Toolbox™提供了在fpga和soc上原型化和实现深度学习网络的功能和工具。它为在受支持的Xilinx上运行各种深度学习网络提供了预构建的比特流®和英特尔®FPGA和SoC器件。分析和评估工具允许您通过探索设计、性能和资源利用权衡来定制深度学习网络。
深度学习HDL工具箱使您能够自定义深度学习网络的硬件实现，并生成便携式，可合成的Verilog®和硬件描述语言(VHDL)®代码部署在任何FPGA(与HDL编码™和Simulink®）.
开始:
编译和部署
将你的深度学习网络编译成一组由深度学习处理器运行的指令。部署到FPGA并运行预测，同时捕获实际的设备上性能指标。
编译和部署YOLO v2网络。
开始使用预构建的Bitstreams
在没有FPGA编程的情况下，使用流行的FPGA开发套件中可用的比特流来原型化您的网络。
创建待部署网络
首先使用深度学习工具箱来设计、训练和分析您的深度学习网络，以完成对象检测或分类等任务。您还可以从其他框架导入经过训练的网络或层开始。
将网络部署到FPGA
一旦你有了一个训练有素的网络，使用部署命令编程FPGA与深度学习处理器以及以太网或JTAG接口。然后使用编译命令为您的训练网络生成一组指令，而无需重新编程FPGA。
使用MATLAB配置板和接口，编译网络，并部署到FPGA。
在MATLAB应用程序中运行基于fpga的推理
在MATLAB中运行整个应用程序®，包括你的测试台，预处理和后处理算法，以及基于fpga的深度学习推理。一个MATLAB命令，预测，在FPGA上执行推理并将结果返回到MATLAB工作空间。
在FPGA上运行执行深度学习推理的MATLAB应用程序。
基于FPGA的深度学习网络推理。
优化网络设计
使用配置文件度量，使用深度学习工具箱调整网络配置。例如，使用深度网络设计器添加层、删除层或创建新连接。
深度学习量化
通过将深度学习网络量化为定点表示来减少资源利用率。使用模型量化库支持包分析准确性和资源利用率之间的权衡。
从深度学习处理器生成可合成的RTL。
生成集成IP核
当HDL Coder从深度学习处理器生成RTL时，它还生成一个带有标准AXI接口的IP核，用于集成到SoC参考设计中。
目标平台接口表，显示I/O和AXI接口之间的映射。
